特許

J-GLOBAL ID：200903044027840020

回路素子を配置する配置装置および方法

発明者： 澁谷 利行
出願人/特許権者： 富士通株式会社
代理人 (1件)： 大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-202576
公開番号（公開出願番号）：特開2001-034644
出願日： 1999年07月16日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 電子回路の自動レイアウトにおいて、タイミング等のパラメータが設計者の要求を満たすように配置を変更することが課題である。【解決手段】 格納手段1は、階層的に繰り返される領域分割の各分割レベルにおいて、その分割レベルに属する各ブロックのブロック情報およびセル配置の情報を格納する。変更手段2は、1つまたは複数のブロック内のセルを変更/削除/追加することで、設計者の要求が満たされるように、セル配置を変更する。

請求項（抜粋）：

回路設計において、領域分割を繰り返しながらセルの配置を決定する配置装置であって、ある分割レベルにおいて、分割により生成されたブロックのブロック情報を格納する格納手段と、前記ブロック情報を用いて、前記ある分割レベルにおける配置を変更し、変更された配置を出力する変更手段とを備えることを特徴とする配置装置。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (4件)：

G06F 15/60 658 A ,  G06F 15/60 658 L ,  G06F 15/60 658 T ,  H01L 21/82 C

Fターム (14件)：

5B046AA08 ,  5B046BA05 ,  5B046DA02 ,  5B046FA06 ,  5B046JA03 ,  5B046KA06 ,  5F064BB26 ,  5F064DD03 ,  5F064DD04 ,  5F064EE15 ,  5F064EE47 ,  5F064FF52 ,  5F064HH06 ,  5F064HH12

引用特許：

審査官引用 (1件)

• 回路のレイアウト方法
  公報種別：公開公報   出願番号：特願平9-165342   出願人：日本電気株式会社