特許
J-GLOBAL ID：200903044187203980
ブロックアラインメント機能付き半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願2000-169289
公開番号（公開出願番号）：特開2001-350665
出願日： 2000年06月06日
公開日（公表日）： 2001年12月21日
要約：
【要約】【課題】 クラスタに割り当てられた各ブロックの消去回数や1回の書き込みで消去するブロックの数を必要最低限に抑えることができる半導体記憶装置を提供する。【解決手段】 ホストシステム1が半導体記憶装置100のフラッシュメモリ17上に作成したFATパーティションに対して、クラスタ単位のアクセスを行う場合、CPU6は、ホストシステム1が指定した論理アドレスに、アドレスオフセット格納手段10が保持するアドレスオフセット値を加算することにより、クラスタの先頭セクタの論理アドレスを、フラッシュメモリ17の消去・書き込みの単位ブロックの先頭セクタの物理アドレスに対応づける。
請求項（抜粋）：
複数のセクタから構成されるクラスタを単位として、ファイルデータを分割・管理するホストシステムから論理アドレスによってアクセスされる半導体記憶装置であって、物理アドレスによってアクセス可能で、セクタを単位としてファイルデータを管理し、複数のセクタから構成されるブロック単位の消去を行ってデータの書き込みを行う記憶媒体を備え、前記クラスタの先頭セクタの論理アドレスが前記ブロックの先頭セクタの物理アドレスに対応するよう、前記論理アドレスを前記物理アドレスに変換することを特徴とする半導体記憶装置。
IPC (3件)：
G06F 12/00 542
, G06F 12/00 597
, G06F 12/02 570
G06F 12/00 542 L
, G06F 12/00 597 U
, G06F 12/02 570 A
5B060AA08
, 5B060AB14
, 5B060AB26
, 5B060MM01
, 5B082FA05
