不揮発性半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-089278
公開番号（公開出願番号）：特開平7-296592
出願日： 1994年04月27日
公開日（公表日）： 1995年11月10日
要約：

【要約】【目的】チップ面積が増大するのを抑えつつ低しきい値電圧不良の発生を防止する。【構成】消去動作時、不良行アドレス記憶部7の記憶アドレスの信号を選択し消去動作以外のときは行アドレス信号ADrを選択する行アドレス選択回路9を設ける。行デコーダ10及び冗長行デコーダ11を、行アドレス選択回路9出力アドレス信号,冗長行使用フラグ6及び置換信号CXに従って、消去動作時、使用しないワード線WL,冗長ワード線RWLに消去阻止電圧を印加する回路とし、使用しないメモリセル行,冗長メモリセル行の各メモリセルの消去動作を停止する。

請求項（抜粋）：

浮遊ゲートをもつトランジスタで形成され行,列マトリクス状に配置された複数のメモリセル、これら複数のメモリセルの各行それぞれと対応して配置され対応する行の各メモリセルそれぞれのトランジスタの制御ゲートと接続する複数のワード線、前記複数のメモリセルの各列それぞれと対応して配置され対応する列の各メモリセルそれぞれのトランジスタのドレインと接続する複数のディジット線、及び前記複数のメモリセルそれぞれのトランジスタのソースと接続しかつ互いに接続する複数のソース線を備えた通常のセルアレイと、浮遊ゲートをもつトランジスタで形成され行方向に前記通常のセルアレイの各列それぞれと対応して配置されてドレイン及びソースを対応する列のディジット線及びソース線と接続する複数の冗長メモリセルを含む冗長メモリセル行、及びこの冗長メモリセル行と対応して配置されこの冗長メモリセル行の各冗長メモリセルそれぞれのトランジスタの制御ゲートと接続する冗長ワード線を備えた冗長セルアレイと、この冗長セルアレイの冗長メモリセル行と対応して設けられ前記通常のセルアレイ中に不良のメモリセルが存在してこの不良のメモリセルが存在する行に代えて前記冗長メモリセル行を使用するときこの冗長メモリセル行の使用を示すデータ及び前記不良のメモリセルが存在する行のアドレスのそれぞれを記憶する不揮発性の第1及び第2の記憶部と、行アドレス信号の指定するアドレスと前記第2の記憶部の記憶アドレスとが一致し前記第1の記憶部の記憶データが冗長メモリセル行の使用を示すときアクティブレベルの置換信号を発生する行アドレス比較部と、消去動作時には前記第2の記憶部の記憶アドレスの信号を選択し消去動作以外のときには前記行アドレス信号を選択して出力する行アドレス選択回路と、消去動作時に前記第1の記憶部の記憶データが冗長メモリセル行の使用を示すときには前記行アドレス選択回路の出力アドレス信号に従って前記通常のセルアレイのワード線を選択して所定のレベルの消去阻止電圧を供給し冗長メモリセル行の使用を示さないときはこの第1の記憶部と対応する冗長ワード線を選択して前記消去阻止電圧を供給し、消去動作以外のときには前記置換信号がアクティブレベルならば前記第1の記憶部と対応する冗長ワード線を選択して所定のレベルの選択電圧を供給しインアクティブレベルならば前記行アドレス選択回路の出力アドレス信号に従って前記通常のセルアレイのワード線を選択して前記選択電圧を供給する通常の行デコーダ及び冗長行デコーダと、前記消去阻止電圧及び選択電圧を発生する電圧発生切換え手段とを有することを特徴とする不揮発性半導体記憶装置。

IPC (2件)：

G11C 16/06 , G11C 29/00 301

引用特許：

審査官引用 (3件)

特開平4-214300
特開平1-229498
半導体記憶装置
公報種別：公開公報出願番号：特願平4-249958 出願人：富士通株式会社

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