特許
J-GLOBAL ID：200903044289359829

半導体装置およびその製造方法

発明者：
御子柴 啓明

御子柴 啓明 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-146999
公開番号（公開出願番号）：特開2001-332701
出願日： 2000年05月18日
公開日（公表日）： 2001年11月30日
要約：
【要約】【課題】 CMOSの形成時にJFETを並行して形成することができるようにする。【解決手段】 半導体装置30は、支持基板32の上に絶縁層34を介して、シリコン単結晶からなる複数の素子分離領域36(36a、36b、36c、.........)を有するSOI構造をなしている。半導体装置30は、CMOSを構成するnチャネルMOS40とpチャネルMOS42とを有するとともに、nチャネルJFET44を有する。nチャネルJFET44は、素子形成領域36cの上部中央にp+領域からなるゲート領域66が設けてある。ゲート領域66の両側には、n+領域からなるソース領域68、ドレイン領域70が形成され、ゲート領域66の下方がn領域からなるチャネル領域72となっている。
請求項（抜粋）：
支持基板の上に絶縁層を介して単結晶シリコン層が設けられたSOI構造を有する半導体装置であって、前記単結晶シリコン層内に第1導電型不純物を注入して形成したソース領域およびドレイン領域と、これらソース領域とドレイン領域との間の、前記単結晶シリコン層内の上部に第2導電型の不純物を注入して形成され、ソース領域とドレイン領域との間を流れる電流を制御する空乏層の幅を変える電圧が印加されるゲート領域と、を備えた素子を有することを特徴とする半導体装置。
IPC (9件)：
H01L 27/08 331 ,  H01L 21/762 ,  H01L 21/06 ,  H01L 21/8232 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/786 ,  H01L 21/337 ,  H01L 29/808
FI (6件)：
H01L 27/08 331 E ,  H01L 21/76 D ,  H01L 27/06 F ,  H01L 27/08 321 B ,  H01L 29/78 613 A ,  H01L 29/80 C
Fターム (43件)：
5F032AA13 ,  5F032CA11 ,  5F032CA16 ,  5F032CA20 ,  5F032CA23 ,  5F032DA02 ,  5F032DA53 ,  5F048AA01 ,  5F048AA09 ,  5F048AC00 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB05 ,  5F048BC06 ,  5F048BE01 ,  5F048BE03 ,  5F048BG12 ,  5F048DA00 ,  5F048DA25 ,  5F102GA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD04 ,  5F102GJ00 ,  5F102GJ03 ,  5F102GR08 ,  5F102GR09 ,  5F102HC08 ,  5F102HC15 ,  5F110AA30 ,  5F110CC02 ,  5F110DD05 ,  5F110EE09 ,  5F110EE32 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HM15 ,  5F110NN66 ,  5F110QQ11
引用特許：
審査官引用 (4件)
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