特許
J-GLOBAL ID:200903044377130130

半導体装置およびその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 鈴江 武彦 (外6名)
公報種別:公開公報
出願番号(国際出願番号):特願平8-246289
公開番号(公開出願番号):特開平10-093093
出願日: 1996年09月18日
公開日(公表日): 1998年04月10日
要約:
【要約】【課題】SOI基板上に、ゲート材料の残留問題や、素子特性の劣化問題を解決できる、半導体層の側面にMOSゲート構造が形成されたMOSFETを実現すること。【解決手段】埋込み酸化膜8上に形成された島状のシリコン層10と、このシリコン層10の側面に形成されたゲート絶縁膜11と、このゲート絶縁膜11上に形成されたゲート電極4とからなるMOSゲート構造を有し、シリコン層10とゲート電極10との間に窒化シリコン膜13などの絶縁膜が挿設されている。
請求項(抜粋):
絶縁層上に形成された凸状の半導体層と、この半導体層の上面に形成された被覆絶縁膜と、前記半導体層の一つの側面から、前記被覆絶縁膜、前記側面に対向する前記半導体層の他の側面に跨がって形成されたゲート電極と、前記ゲート電極と前記各側面との間にそれぞれ設けられたゲート絶縁膜と、前記各側面の表面にそれぞれ形成され、前記ゲート電極を介して対向する1対のソース・ドレイン領域とを具備してなることを特徴とする半導体装置。
FI (2件):
H01L 29/78 626 Z ,  H01L 29/78 620
引用特許:
審査官引用 (5件)
  • 半導体装置及びその製造方法
    公報種別:公開公報   出願番号:特願平6-324607   出願人:株式会社日立製作所, 日立デバイスエンジニアリング株式会社
  • 特開平4-256356
  • 半導体集積回路装置
    公報種別:公開公報   出願番号:特願平4-006204   出願人:株式会社日立製作所
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