半導体集積回路装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-037599
公開番号（公開出願番号）：特開平9-232444
出願日： 1996年02月26日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】 MISFETを有する半導体集積回路装置の高速化を実現する。【解決手段】 n- 型半導体領域9の下部にp型ポケット領域10を形成し、同様に、p- 型半導体領域11の下部にn型ポケット領域12を形成することにより、短チャネル効果が抑制されて、nチャネル型MISFETQ1 およびpチャネル型MISFETQ2 の微細化が可能となる。また、n+ 型半導体領域14の下部にn型カウンタ領域15を形成し、同様に、p+ 型半導体領域16の下部にp型カウンタ領域17を形成することにより、nチャネル型MISFETQ1 およびpチャネル型MISFETQ2 のソース領域、ドレイン領域に寄生する接合容量が低減できる。また、ゲート電極8およびn+ 型半導体領域14、p+ 型半導体領域16の表面に、シリサイド膜を形成することにより、ゲート電極8およびソース領域、ドレイン領域の低抵抗化を図る。

請求項（抜粋）：

低濃度半導体領域および高濃度半導体領域によって構成されるソース領域、ドレイン領域からなるLDD構造のMISFETを有する半導体集積回路装置であって、前記LDD構造の前記MISFETの前記ソース領域、ドレイン領域の一部を構成する前記低濃度半導体領域の下部に、前記低濃度半導体領域と反対の導電型の不純物を導入してなるポケット領域が形成され、前記ソース領域、ドレイン領域の他の一部を構成する前記高濃度半導体領域の下部に、前記ポケット領域と反対の導電型の不純物を導入してなるカウンタ領域が形成され、前記MISFETのゲート電極の表面および前記ソース領域、ドレイン領域の表面に高融点金属膜のシリサイド化膜が形成されていることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/8238 , H01L 27/092

引用特許：

審査官引用 (5件)

特開平2-244616
特開平4-053234
CMOSトランジスタ及びその作製方法
公報種別：公開公報出願番号：特願平7-080813 出願人：ソニー株式会社

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