特許
J-GLOBAL ID：200903044680114555
ページモードフラッシュメモリのプログラムベリファイの改良
発明者：
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出願人/特許権者：
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代理人 (1件)：
長谷川 和音 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-520920
公開番号（公開出願番号）：特表平10-511798
出願日： 1995年01月05日
公開日（公表日）： 1998年11月10日
要約：
【要約】フラッシュEEPROMチップの高精度及び高効率プログラミングを実現するフラッシュEEPROMセル及びアレイの設計、及びプログラミングの方法。フラッシュEEPROMチップはフラッシュEEPROMセルの少なくともM行及びN列を含むメモリアレイを具備する。MワードラインはフラッシユEEPROMセルのM行の中の1行内のフラッシュEEPROMセルに各々接続される。複数のビットラインがフラッシュEEPROMセルのN列の中の1列内のフラッシュEEPROMセルに各々接続されている。複数のビットラインに接続されたページバッファは、フラッシュEEPROMセルのN列に対して入力データを供給する。書き込み制御回路は、データ入力バッファに格納された入力データに応じて、フラッシュEEPROMセルに入力データをプログラムするためのプログラミング電圧を提供する。ベリファイ回路は、ベリファイを合格した各セルに対応するページバッファ内のビットをリセットすることにより、ページのプログラミングを自動的にベリファイする。
請求項（抜粋）：
複数のフローティングゲートセルを有するメモリアレイと、 前記メモリアレイに接続され、前記複数のフローティングゲートセルに電圧を供給し、前記メモリアレイ内の複数のフローティングゲートセルをリード及びプログラムする供給回路と、 前記メモリアレイに接続され、前記メモリアレイ内の少なくとも1行の一部を含むセットにデータ格納用バッファを提供する複数のビットラッチと、 前記供給回路及び前記ビットラッチに接続され、前記供給回路を制御し、前記複数のビットラッチ内のデータを前記フローティングゲートセルのセットにプログラムする制御ロジック、及び 前記メモリアレイ及び前記複数のビットラッチに接続され、前記メモリアレイ内の前記フローティングゲートセルのセットにプログラムされたデータをベリファイする自動データベリファイ回路、を具備することを特徴とするデータ格納装置。
FI (2件)：
G11C 17/00 611 A
, G11C 17/00 601 T
