特許
J-GLOBAL ID：200903044739048365

半導体メモリ装置のキャパシタ下部電極の製造方法

発明者：
南 昇煕

南 昇煕 について

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金 榮善

金 榮善 について

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朴 泳旭

朴 泳旭 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平9-143034
公開番号（公開出願番号）：特開平10-056155
出願日： 1997年05月16日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 半導体メモリ装置のキャパシタ下部電極の製造方法を提供する。【解決手段】 キャパシタを製造するために、半導体基板100上に前記半導体基板100の所定の領域を露出させるコンタクトホールが形成された絶縁層パターン112を形成し、前記結果物の全面に不純物がドーピングされた非晶質シリコン膜を蒸着し、前記非晶質シリコン膜をパタニングして下部電極パターンを形成し、前記結果物を洗浄して前記結果物の表面から汚染物と表面酸化膜を取り除き、前記洗浄された結果物を真空で維持される前記反応チャンバー内にローディングし、前記反応チャンバー内に所定のガスを所定の時間ほど供給することにより、前記下部電極パターンの表面に非晶質シリコン薄層を蒸着し、前記非晶質シリコン薄層に多数のシリコン結晶核を生成及び成長させることにより、屈曲型の結晶粒を有する下部電極130を形成する段階とを含む。
請求項（抜粋）：
ウェーハを載置するサセプターが装着された密閉反応チャンバーを備える薄膜蒸着装備を用いて下部電極を形成する半導体メモリ装置のキャパシタ下部電極の製造方法において、(a)半導体基板上に前記半導体基板の所定の領域を露出させるコンタクトホールが形成された絶縁層パターンを形成する段階と、(b)前記結果物の全面に不純物がドーピングされた非晶質シリコン膜を蒸着する段階と、(c)前記非晶質シリコン膜をパタニングして下部電極パターンを形成する段階と、(d)前記結果物を洗浄して前記結果物の表面から汚染物と表面酸化膜を取り除く段階と、(e) 前記洗浄された結果物を高真空で維持される前記反応チャンバー内にローディングし、前記反応チャンバー内に所定のガスを所定の時間ほど供給することにより、前記下部電極パターンの表面に非晶質シリコン薄層を蒸着する段階と、(f)前記非晶質シリコン薄層に多数のシリコン結晶核を生成及び成長させることにより、屈曲型の結晶粒を有する下部電極を形成する段階とを含むことを特徴とする半導体メモリ装置のキャパシタ下部電極の製造方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 29/41
FI (2件)：
H01L 27/10 621 Z ,  H01L 29/44 Z
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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