特許
J-GLOBAL ID：200903044863138534

不揮発性半導体記憶装置およびその製造方法

発明者：
金光 賢司

金光 賢司 について

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森山 卓史

森山 卓史 について

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細田 直宏

細田 直宏 について

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原口 恵一

原口 恵一 について

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足立 哲生

足立 哲生 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-015703
公開番号（公開出願番号）：特開2005-209931
出願日： 2004年01月23日
公開日（公表日）： 2005年08月04日
要約：
【課題】 不揮発性半導体記憶装置の製造歩留まり、信頼性を向上させる。【解決手段】 半導体基板のp型ウエルに形成されたn型半導体領域(ソース、ドレイン)と3つのゲート(浮遊ゲート、制御ゲートおよび選択ゲート5)によってメモリセルを構成するAND型フラッシュメモリの製造に際し、選択ゲート5の一方の側壁近傍のp型ウエル3にヒ素(As)を導入してn型半導体領域(ソース、ドレイン)7を形成した後、ドレインディスターブ対策として、n型半導体領域7が形成されている方の側壁の近傍に位置する第1ゲート絶縁膜4の膜厚を厚く形成するために、ISSG(In-Situ Steam Generation)酸化法を用いて基板1を熱処理する。【選択図】 図6
請求項（抜粋）：
第1導電型の半導体基板の主面上に酸化シリコンを主体とする第1絶縁膜を介して形成された第1ゲートと、 前記第1ゲートの側壁に形成された第2絶縁膜からなるサイドウォールスペーサと、 前記半導体基板に形成された第2導電型の半導体領域からなるソース、ドレインと、 前記サイドウォールスペーサを覆うように形成され、その一部が前記第1絶縁膜によって前記ソース、ドレインと絶縁された第2ゲートと、 前記第2ゲート上に形成され、第3絶縁膜を介して前記第2ゲートと絶縁された第3ゲートとで構成された複数のメモリセルが前記半導体基板の主面にマトリクス配置され、 前記第3ゲートは、前記半導体基板の主面の第1方向に延在してワード線を構成し、 前記ソース、ドレインは、前記半導体基板の主面の前記第1方向と交差する第2方向に延在してビット線を構成している不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (28件)：
5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP23 ,  5F083EP33 ,  5F083EP35 ,  5F083EP48 ,  5F083EP55 ,  5F083EP79 ,  5F083ER02 ,  5F083ER22 ,  5F083GA27 ,  5F083JA04 ,  5F083JA39 ,  5F083JA53 ,  5F083PR12 ,  5F083PR37 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB02 ,  5F101BB05 ,  5F101BD22 ,  5F101BD34 ,  5F101BE07 ,  5F101BH03 ,  5F101BH09
引用特許：
出願人引用 (2件) 審査官引用 (4件)
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