特許
J-GLOBAL ID：200903044919735700

ユーザによる構成可能なオンチップメモリシステム

発明者：
アンサーリ,アフマド・アール

アンサーリ,アフマド・アール について

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ダグラス,スティーブン・エム

ダグラス,スティーブン・エム について

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バシ,メユール・アール

バシ,メユール・アール について

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ヤング,スティーブン・ピィ

ヤング,スティーブン・ピィ について

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サストリー,プラサド・エル

サストリー,プラサド・エル について

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イン,ロバート

イン,ロバート について


出願人/特許権者：
ザイリンクス インコーポレイテッド

ザイリンクス インコーポレイテッド について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2002-556370
公開番号（公開出願番号）：特表2004-529403
出願日： 2001年12月10日
公開日（公表日）： 2004年09月24日
要約：
ユーザによる構成可能なメモリコントローラ、ローカルブロックRAM、グローバルブロックRAM、およびプロセッサコアを有するデータ処理システムは、1つのフィールドプログラマブルゲートアレイ(FPGA)において構成され得る。グローバルブロックRAMのアドレス深さおよび待機状態の数は、ユーザによる選択が可能であり、それらを、FPGAの構成前に設定するか、または、プロセッサコアの命令を用いて、プログラムすることができる。ローカルブロックRAMの待機状態の数もまた、ユーザによる選択が可能である。アドレス深さおよび待機状態の数を最適化して、或る性能レベルを達成することのできるアルゴリズムもまた開示される。この発明は、別個の命令側とデータ側とを有する設計に適用することができる。
請求項（抜粋）：
プロセッサ(102)のインターフェイスとなり、かつ、ランダムアクセスメモリ(RAM)の1つ以上のブロックを制御する、ユーザプログラマブルなメモリコントローラ(104)であって、前記プロセッサは、第1の組のアドレス線を生成し、前記コントローラは、 前記第1の組のアドレス線から第2の組のアドレス線を生成するユーザプログラマブルなアドレスマネージャ(116)を含み、前記第2の組のアドレス線は、プログラマブルな深さを有して、前記RAMの1つ以上のブロックに結合され、前記コントローラはさらに、 前記深さに関連する待機状態を生成するユーザプログラマブルな待機状態マネージャ(114)を含む、ユーザプログラマブルなメモリコントローラ(104)。
IPC (2件)：
G06F12/06 ,  H03K19/173
FI (2件)：
G06F12/06 515B ,  H03K19/173 101
Fターム (4件)：
5B060MM11 ,  5J042BA11 ,  5J042CA20 ,  5J042DA04
引用特許：
出願人引用 (4件)
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