特許
J-GLOBAL ID：200903044984658764
ダイナミック型半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-043883
公開番号（公開出願番号）：特開平7-254650
出願日： 1994年03月15日
公開日（公表日）： 1995年10月03日
要約：
【要約】【目的】 センス方式を変えることなくセンスアンプ設計ルールの緩和をはかることができ、かつチップ面積の増大を防止し得るDRAMを提供すること。【構成】 マトリックス状に配置された複数個のダイナミック型メモリセルと、これらのメモリセルと情報のやり取りを行う複数本のビット線と、これらのビット線と交差して配置され、ビット線に情報を取り出すメモリセルの選択を行う複数本のワード線と、ビット線に取り出されたメモリセルの情報を検知増幅するためにビット線に接続されたセンスアンプとを備えたDRAMにおいて、2個のセンスアンプSA1,SA2がビット線方向に隣接配置され、接続すべきセンスアンプSA2との間に別のセンスアンプSA1が存在するビット線BL2にはビット線を構成する配線層とは異なる配線層が接続され、この配線層を介してビット線BL2とセンスアンプSA2が接続されていることを特徴とする。
請求項（抜粋）：
2次元状に配置された複数個のダイナミック型メモリセルと、これらのメモリセルと情報のやり取りを行う複数本のビット線と、これらのビット線と交差して配置され、前記ビット線に情報を取り出すメモリセルの選択を行う複数本のワード線と、前記ビット線に取り出されたメモリセルの情報を検知増幅するために前記ビット線に接続されたセンスアンプ及びビット線をイコライズするイコライズ回路等が配設されるセンスアンプブロックとを備えたダイナミック型半導体記憶装置において、ビット線方向に複数個のセンスアンプブロックを隣接配置し、接続すべき所定のセンスアンプブロックとの間に別のセンスアンプブロックが存在するビット線には該ビット線を構成する配線層とは異なる配線層を接続し、この配線層を別のセンスアンプブロックを通過させて所定のセンスアンプブロックに接続してなることを特徴とするダイナミック型半導体記憶装置。
IPC (3件)：
H01L 21/8242
, H01L 27/108
, G11C 11/401
H01L 27/10 325 V
, G11C 11/34 362 B
, H01L 27/10 325 P
