特許
J-GLOBAL ID：200903045004592092

メモリ制御装置

発明者：
尼崎 浩久

尼崎 浩久 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-108220
公開番号（公開出願番号）：特開平8-286914
出願日： 1995年04月07日
公開日（公表日）： 1996年11月01日
要約：
【要約】【目的】 命令中に分岐命令が存在する場合でも命令プリフェッチの効率を高めるメモリ制御装置の提供。【構成】主メモリ105又は命令プリフェッチバッファ107から命令キャッシュメモリ103へ転送される命令をデコードし命令が分岐命令であるか否かを検出すると共に、命令が分岐命令である場合に分岐先アドレスを生成出力するデコード手段110と、デコード手段の出力に基づき次にプリフェッチするメモリブロックのアドレスを決定する制御手段113と、を備え、デコード手段は、CPU101が必要とする命令が命令キャッシュメモリ中に存在しない場合に命令を主メモリ又は命令プリフェッチバッファから命令キャッシュメモリへ転送する際に、転送中の命令をデコードし、分岐命令を検出した際分岐先アドレスの命令を含むメモリブロックをプリフェッチする。
請求項（抜粋）：
キャッシュメモリの前段に配置され、前記キャッシュメモリに転送される分岐命令を検出し、分岐先のアドレスを生成出力するデコード手段を備えると共に、前記デコード手段の出力に基づき次にプリフェッチするメモリブロックのアドレスを決定する手段と、を備えたことを特徴とする情報処理装置のメモリ制御装置。
IPC (2件)：
G06F 9/38 330 ,  G06F 12/08
FI (2件)：
G06F 9/38 330 F ,  G06F 12/08 D
引用特許：
審査官引用 (6件)
  • 特開昭60-103454
  • 特開昭63-172343
  • 特開平2-157939
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