特許
J-GLOBAL ID：200903045312697300
炭化珪素半導体素子及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
奥田 誠司
公報種別：公開公報
出願番号（国際出願番号）：特願2008-113078
公開番号（公開出願番号）：特開2009-266970
出願日： 2008年04月23日
公開日（公表日）： 2009年11月12日
要約：
【課題】金属と炭化珪素間のコンタクト抵抗を低減する炭化珪素半導体基板を用いた炭化珪素半導体素子を提供する。【解決手段】炭化珪素半導体基板と、その主面上に設けられた、炭化珪素半導体からなる第1導電型のドリフト層102と、前記炭化珪素半導体からなるエピタキシャル層105と、前記ドリフト層102内に設けられた第2導電型のウェル領域105と、前記ウェル領域105内に設けられた第1導電型の高濃度不純物領域108と、前記ウェル領域105内に設けられた第2導電型のコンタクト領域109と、前記エピタキシャル層115内に設けられた高密度欠陥領域115aと、前記高密度欠陥領域115a上に設けられた第1オーミック電極112とを備え、前記高密度欠陥領域115aの転位欠陥密度は、前記高濃度不純物領域108及び前記コンタクト領域109の転位欠陥密度よりも高くなっている。【選択図】図1
請求項（抜粋）：
対向する一対の主面を有する炭化珪素半導体基板と、
前記炭化珪素半導体基板の一方の主面上に設けられており、炭化珪素半導体からなる第1導電型のドリフト層と、
前記ドリフト層上に設けられた、前記炭化珪素半導体からなるエピタキシャル層と、
前記エピタキシャル層に接するように前記ドリフト層内に設けられた第2導電型のウェル領域と、
前記エピタキシャル層と接するように前記ウェル領域内に設けられた第1導電型の高濃度不純物領域と、
前記エピタキシャル層と接するように前記ウェル領域内に設けられた第2導電型のコンタクト領域と、
前記高濃度不純物領域および前記コンタクト領域の少なくとも一方と接するように、前記エピタキシャル層内に設けられた高密度欠陥領域と、
前記高密度欠陥領域上に設けられた第1オーミック電極と、
を備え、前記高密度欠陥領域の転位欠陥密度は、前記高濃度不純物領域及び前記コンタクト領域の転位欠陥密度よりも高くなっている、炭化珪素半導体素子。
IPC (5件)：
H01L 29/78
, H01L 29/12
, H01L 21/336
, H01L 21/28
, H01L 29/417
H01L29/78 652B
, H01L29/78 652T
, H01L29/78 652D
, H01L29/78 658G
, H01L21/28 301B
, H01L29/50 M
4M104AA03
, 4M104BB01
, 4M104BB05
, 4M104BB40
, 4M104CC01
, 4M104DD21
, 4M104DD34
, 4M104DD43
, 4M104DD79
, 4M104FF31
, 4M104GG09
, 4M104GG18
, 4M104HH15
