特許

J-GLOBAL ID：200903045445725136

フィールドプログラマブル・ゲートアレイ及びインテリジェント・メモリを含んでいるシステム

発明者： リーズ ケニス イー ,  エリックソン チャールズ アール
出願人/特許権者： ジーリンクス インコーポレイテッド
代理人 (1件)： 中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-505874
公開番号（公開出願番号）：特表平10-505993
出願日： 1996年07月10日
公開日（公表日）： 1998年06月09日
要約：

【要約】メモリ・デバイスは、メモリ・デバイスから構成可能ロジック・デバイスまでのデータの流れを制御する。これは、構成可能ロジック・デバイスがメモリ・デバイスから構成可能デバイスまでのデータの流れを制御するクロック信号を生成するような回路とは対照的である。一実施例では、構成可能ロジック・デバイスは、フィールド・プログラマブル・ゲート・アレイ(“FPGA”)である。メモリ・デバイスは、シリアル出力リード線またはパラレル・データ・バスに構成可能データを供給することができる。

請求項（抜粋）：

複数のメモリ・セル; クロック出力信号ライン: 第1のクロック信号を発生しかつ前記クロック出力信号ラインに該第1のクロック信号を供給するクロック発振器回路;及び 前記メモリ・セルからデータを取得しかつ前記第1のクロック信号と同期して該データを少なくとも一つのメモリ回路出力リード線に供給する回路素子を備えていることを特徴とするメモリ集積回路。

IPC (4件)：

H03K 19/177 ,  G11C 8/04 ,  G11C 11/41 ,  G11C 16/06

FI (4件)：

H03K 19/177 ,  G11C 8/04 ,  G11C 17/00 631 ,  G11C 11/34 Z

引用特許：

審査官引用 (3件)

• 周辺LSI内蔵マイクロプロセツサ
  公報種別：公開公報   出願番号：特願平3-176396   出願人：日本電気株式会社
• 特開昭56-140600
  
• 特開昭61-090398