半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-277511
公開番号（公開出願番号）：特開平8-139290
出願日： 1994年11月11日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】この発明は、データの一括転送が行われるカラムの数が多い場合でも、データの転送が行われないカラムのデータの反転を防止できる半導体記憶装置を提供しようとするものである。【構成】メモリセルアレイ1と、各カラム毎に設けられたセンスアンプ群2と、センスアンプ群2を活性化させるドライバ・プリチャージャ5と、各カラム毎に設けられた、DQバス20から供給されるデータを一時的に記憶しておくためのデータラッチ回路群3と、データラッチ回路群3に記憶されたデータをセンスアンプ群2に一括して転送させるための転送ゲート群4とを具備する。そして、メモリセルアレイ1が、所望数のカラムを含む複数のブロックB1、B2に分割され、ドライバ・プリチャージャ5が、ブロックB1、B2毎に、複数の回路5-1〜5-3に分割されて設けられていることを特徴としている。

請求項（抜粋）：

M行×N列のメモリセルアレイと、前記メモリセルアレイの各列毎に設けられた、ビット線対間の電位差を増幅するN個のラッチ型増幅手段と、前記N個のラッチ型増幅手段を活性化させる活性化手段と、前記メモリセルアレイの各列毎に設けられた、データバスから供給されるデータを一時的に記憶しておくN個のラッチ型記憶手段と、少なくともデータの書き替えが要求された列に応ずる前記N個のラッチ型記憶手段から前記N個のラッチ型増幅手段に対し、前記N個のラッチ型記憶手段に一時的に記憶されるデータ群を一括して転送させる転送手段とを具備し、前記M行×N列のメモリセルアレイが、所望数の列を含むL個のサブアレイに分割され、前記活性化手段が前記サブアレイ毎に設けられていることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/401

FI (2件)：

H01L 27/10 681 F , G11C 11/34 362 H

引用特許：

審査官引用 (3件)

特開平4-247389
特開平3-168992
ダイナミックRAM
公報種別：公開公報出願番号：特願平5-059109 出願人：富士通株式会社

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