半導体集積回路装置

発明者：
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-205346
公開番号（公開出願番号）：特開2002-083882
出願日： 1994年07月05日
公開日（公表日）： 2002年03月22日
要約：

【要約】【課題】 SRAMのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。【解決手段】 6個のMISFETでメモリセルを構成した完全CMOS型のSRAMにおいて、メモリセルの駆動用MISFETQd1,Qd2、転送用MISFETQt1,Qt2および負荷用MISFETQp1,Qp2のそれぞれのゲート電極6,10a,10bを構成する第1導電層の上層に形成した高融点金属シリサイド層でCMOSインバータの相互の入出力端子間を接続する一対の局所配線L1,L2を形成し、この局所配線L1,L2の上層に形成した基準電圧線20を局所配線L1,L2と重なるように配置して容量を形成する。

請求項（抜粋）：

主面を有する半導体基板と、第1の駆動用MISFET、第2の駆動用MISFET、第1の負荷用MISFETおよび第2の負荷用MISFETを有するメモリセルと、前記第1および第2の駆動用MISFETと前記第1および第2の負荷用MISFETとを覆うように、第1の導電層および第2の導電層上に形成される第1の絶縁膜と、前記第1の絶縁膜上に形成される第1の局所配線および第2の局所配線と、前記第1の局所配線と第2の局所配線上に形成される第2の絶縁膜と、前記第2の絶縁膜上に形成され、前記第1および第2の駆動用MISFETのソース領域に電気的に接続される第1の配線と、前記第1の局所配線、前記第2の絶縁膜および前記第1の配線を備える第1の容量素子と、前記第2の局所配線、前記第2の絶縁膜および前記第1の配線を備える第2の容量素子とを含み、前記第1および第2の駆動用MISFETは、前記第1および第2の負荷用MISFETとは離間して第1の方向に配列され、前記第1の駆動用MISFETのゲート電極と前記第1の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第1の導電層により一体に設けられ、前記第2の駆動用MISFETのゲート電極と前記第2の負荷用MISFETのゲート電極とは、前記主面上の前記第1の方向に延在する前記第2の導電層により一体に設けられ、前記第1および第2の駆動用MISFETおよび前記第1および第2の負荷用MISFETのソース領域、チャネル形成領域およびドレイン領域は、前記基板に設けられ、前記第1の局所配線は、前記第1の方向に延在し、前記第1の駆動用MISFETのドレイン領域と前記第1の負荷用MISFETのドレイン領域との間を電気的に接続し、前記第1の導電層、前記第1の駆動用MISFETのチャネル形成領域および前記第1の駆動用MISFETのゲート電極に重なり、前記第1の局所配線は、前記第1の駆動用MISFETのチャネル形成領域上に設けられ、前記第2の局所配線は、前記第1の方向に延在し、前記第2の駆動用MISFETのドレイン領域と前記第2の負荷用MISFETのドレイン領域との間を電気的に接続し、前記第2の導電層、前記第2の駆動用MISFETのチャネル形成領域および前記第2の駆動用MISFETのゲート電極に重なり、前記第2の局所配線は、前記第2の駆動用MISFETのチャネル形成領域上に設けられ、前記第1の配線は、前記駆動用MISFETのゲート電極上および前記駆動用MISFETのチャネル形成領域上の前記第1の方向と直角な第2の方向に延在し、前記第1の局所配線と前記第2の局所配線とを覆い、前記第1の配線は、前記第1および第2の駆動用MISFETのチャネル形成領域上に設けられることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 21/8244 , H01L 27/11

Fターム (14件)：

5F083BS05 , 5F083BS27 , 5F083BS48 , 5F083GA09 , 5F083GA18 , 5F083JA35 , 5F083JA36 , 5F083JA39 , 5F083KA03 , 5F083LA01 , 5F083LA12 , 5F083LA16 , 5F083PR07 , 5F083PR39

引用特許：

出願人引用 (3件)

特開平2-312271
特許第3404123号
特許第3780003号

審査官引用 (8件)

特開平2-312271
特開平2-312271
特開平2-312271

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