特許

J-GLOBAL ID：200903046086947434

相転移メモリ

発明者： 荻原 隆
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-382823
公開番号（公開出願番号）：特開2005-150243
出願日： 2003年11月12日
公開日（公表日）： 2005年06月09日
要約：

【課題】チップサイズを低減しつつ、低消費電力化可能な相転移メモリを提供すること。【解決手段】半導体基板25上に形成されたアモルファス-結晶相転移を生じる相転移層20を含む複数のメモリセルと、前記相転移層20上に形成された電極層31と、前記メモリセルがマトリクス状に配置されたメモリセルアレイ11と、同一行の前記メモリセルを共通接続するワード線と、前記電極層31に電気的に接続され、同一列の前記メモリセルの前記相転移層20を共通接続するビット線とを具備し、前記相転移層20は、前記メモリセル毎に前記半導体基板10に接触する第1領域28と、同一列にある複数の前記メモリセル間で前記第1領域28を共通接続する第2領域29とを含み、前記電極層31は、前記第2領域28上に形成され、前記第1領域28と前記半導体基板10とが接する面積は、前記第2領域28と前記電極層31とが接する面積よりも小さい。【選択図】 図3

請求項（抜粋）：

半導体基板上に形成されたアモルファス-結晶相転移を生じる相転移層を含む複数のメモリセルと、 前記相転移層上に形成された第1電極層と、 前記メモリセルがマトリクス状に配置されたメモリセルアレイと、 同一行の前記メモリセルを共通接続するワード線と、 前記第1電極層に電気的に接続され、同一列の前記メモリセルの前記相転移層を共通接続するビット線と を具備し、前記相転移層は、前記メモリセル毎に前記半導体基板に接触する第1領域と、同一列にある複数の前記メモリセル間で前記第1領域を共通接続する第2領域とを含み、 前記第1電極層は、前記第2領域上に形成され、 前記メモリセル毎に前記第1領域と前記半導体基板とが接する面積は、前記第2領域と前記第1電極層とが接する面積よりも小さい ことを特徴とする相転移メモリ。

IPC (2件)：

H01L27/10 ,  G11C13/00

FI (2件)：

H01L27/10 451 ,  G11C13/00 A

Fターム (14件)：

5F083FZ10 ,  5F083GA05 ,  5F083JA35 ,  5F083JA37 ,  5F083JA39 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01

引用特許：

審査官引用 (1件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2002-024918   出願人：株式会社日立製作所