特許
J-GLOBAL ID：200903046187252836
被制御メモリ記憶装置のタイミング・パラメータに基づいてパフォーマンスをチューニングするためのプログラマブル遅延カウンタを備えたメモリ・コントローラ
発明者：
出願人/特許権者：
代理人 (1件)：
坂口 博 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-575035
公開番号（公開出願番号）：特表2002-526861
出願日： 1999年03月10日
公開日（公表日）： 2002年08月20日
要約：
【要約】【課題】 1つまたは複数のプログラマブル遅延カウンタ(24)によりメモリ制御動作のタイミングを制御するチューニング回路(22)を使用するメモリ・コントローラ回路配置および方法を提供すること。【解決手段】 各カウンタは、メモリ制御動作のパフォーマンスを遅延させてそのコントローラ(10、78)に結合されたメモリ記憶装置に関する所定のタイミング・パラメータを満たすように選択した数のクロック・サイクルを循環するようプログラミングされる。プログラマブル遅延カウンタの使用により、同じメモリ・コントローラ設計によって変動するタイミング・パラメータを有する様々なメモリ記憶装置(76)をサポートすることができる。そのうえ、プログラマブル遅延カウンタの使用により、メモリ・コントローラの状態機械内の単一実行経路が特定のタイミング特性ならびに複数のタイミング特性に関する任意の数のタイミング・パラメータ変形形態をサポートすることができる。
請求項（抜粋）：
(a)第1および第2のメモリ制御動作を実行することにより少なくとも1つのメモリ記憶装置によるデータ転送を制御するように構成された論理回路であって、このタイプのメモリ記憶装置が第1および第2のメモリ制御動作間の最小遅延を定義する所定のタイミング・パラメータを有する論理回路と、 (b)論理回路に結合され、選択した数のクロック・サイクルの間、プログラマブル遅延カウンタを循環して第2のメモリ制御動作のパフォーマンスを遅延させることにより、第1および第2のメモリ制御動作間の遅延を制御してメモリ記憶装置に関する所定のタイミング・パラメータを満たすように構成されたチューニング回路とを含む、メモリ・コントローラ。
IPC (2件)：
G06F 12/00 564
, G06F 12/00 597
G06F 12/00 564 A
, G06F 12/00 597 C
