メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-170618
公開番号（公開出願番号）：特開平8-036886
出願日： 1994年07月22日
公開日（公表日）： 1996年02月06日
要約：

【要約】【目的】表示装置の表示用RAMのクリア動作時間を短縮する。【構成】クリア信号SCの供給に応答してアドレスカウンタ2のリセット信号RAとデータ切換回路5の切換制御用のクリア実行信号CCとを発生するクリア信号制御回路7と、クリア実行信号CCの供給に応答してクロックCAAとして通常表示用のアドレスカウンタ用のクロックCAから入力クロックCKに切換るクロック切換回路6とを備える。

請求項（抜粋）：

第1のクロック信号の供給に応答してこの第1のクロック信号を予め定めた第1および第2の分周比でそれぞれ分周した表示用の第2およびアドレスカウンタ用の第3のクロック信号とセレクト信号とを発生するクロックカウンタと、前記第3のクロック信号の供給に応答して表示データの書込み読出しおよびブランクデータの書込み用のアドレス信号を発生するアドレスカウンタと、前記表示データの格納用のRAMと、前記セレクト信号の供給に応答して前記RAMから読出したパラレルデータをシリアルデータに変換するパラレルシリアル変換器と、クリア信号の供給に応答して前記RAMに供給するパラレルデータを前記表示データから前記ブランクデータに切換えるデータ切換回路とを備えるメモリ装置において、前記クリア信号の供給に応答して前記アドレスカウンタのリセット用のリセット信号と前記データ切換回路の切換制御用のクリア実行信号とを発生するクリア信号制御回路と、前記クリア実行信号の供給に応答して前記第3のクロック信号の分周比を前記第2の分周比より小さい第3の分周比に切換るクロック切換回路とを備えることを特徴とするメモリ装置。

IPC (3件)：

G11C 11/41 , G06F 12/00 550 , G11C 11/401

FI (2件)：

G11C 11/34 W , G11C 11/34 371 E

引用特許：

審査官引用 (2件)

特開平4-302893
半導体記憶装置
公報種別：公開公報出願番号：特願平4-346824 出願人：川崎製鉄株式会社

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