特許

J-GLOBAL ID：200903046756082634

半導体装置および半導体装置の製造方法

発明者： 山田 健二
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-270683
公開番号（公開出願番号）：特開2002-083885
出願日： 2000年09月06日
公開日（公表日）： 2002年03月22日
要約：

【要約】【課題】 少ない工程数で製造することができ、かつ、高い信頼性を有する不揮発性メモリ・アナログIC混載型の半導体装置およびその製造方法を提供する。【解決手段】 本発明の半導体装置の製造方法は、(a)シリコン基板10上に、ゲート絶縁層20、フローティングゲート22、および選択酸化絶縁層24を形成する工程、(b)キャパシタ300を構成する絶縁層12および下部電極32を形成する工程、(d)キャパシタ領域3000において、下部電極32のの上面を熱酸化して、絶縁層31を形成する工程、(f)メモリトランジスタ200を構成する中間絶縁層26およびコントロールゲート23、ならびにキャパシタ300を構成する誘電体層30および上部電極34を形成する工程を含む。

請求項（抜粋）：

スプリットゲート構造の不揮発性メモリトランジスタを含むメモリ領域と、キャパシタを含むキャパシタ領域と、を含む半導体装置の製造方法であって、(a)前記メモリ領域において、半導体基板上に、前記不揮発性メモリトランジスタを構成するゲート絶縁層、フローティングゲート、および選択酸化絶縁層を形成する工程、(b)前記キャパシタ領域において、前記半導体基板に形成された絶縁層上に、前記キャパシタを構成する下部電極を形成する工程、(c)第1酸化シリコン層、および前記メモリ領域のための保護層を順に積層した後、前記キャパシタ領域において、前記下部電極上に積層された前記第1酸化シリコン層および前記保護層を除去する工程、(d)前記キャパシタ領域において、前記下部電極の上面部を熱酸化して、絶縁層を形成する工程、(e)窒化シリコン層を積層した後、前記メモリ領域において、前記保護層および前記窒化シリコン層を除去するとともに、前記キャパシタ領域において、前記前記窒化シリコン層を所定の形状にパターニングする工程、および(f)導電層を形成し、その後パターニングを行うことにより、前記不揮発性メモリトランジスタを構成する中間絶縁層およびコントロールゲート、ならびに前記キャパシタを構成する誘電体層および上部電極を形成する工程であって、前記中間絶縁層は、前記第1酸化シリコン層を所定の形状にパターニングすることにより形成され、前記コントロールゲートおよび前記上部電極は、それぞれ、前記導電層を所定の形状にパターニングすることにより形成され、前記誘電体層は、前記キャパシタを構成する前記上部電極と前記下部電極との間に形成される工程、および(g)前記半導体基板の所定領域に不純物を導入して、不純物拡散層を形成する工程、を含む、半導体装置の製造方法。

IPC (8件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 27/04 C ,  H01L 29/78 371

Fターム (27件)：

5F001AA22 ,  5F001AB03 ,  5F001AC02 ,  5F001AC06 ,  5F001AE08 ,  5F001AG02 ,  5F001AG03 ,  5F038AC16 ,  5F038AC17 ,  5F038AC18 ,  5F038DF01 ,  5F038DF03 ,  5F038DF05 ,  5F038EZ17 ,  5F038EZ20 ,  5F083EP02 ,  5F083EP25 ,  5F083GA28 ,  5F083PR12 ,  5F083PR33 ,  5F101BA04 ,  5F101BB04 ,  5F101BC02 ,  5F101BC11 ,  5F101BE07 ,  5F101BH03 ,  5F101BH05

引用特許：

審査官引用 (1件)

• 非揮発性半導体素子及びその製造方法
  公報種別：公開公報   出願番号：特願平10-182897   出願人：三星電子株式会社