特許
J-GLOBAL ID：200903046764315850

クロック生成回路、レーザ駆動装置、及びWDM信号生成装置

発明者：
中村 彰宏

中村 彰宏 について

, 
澤田 宗作

澤田 宗作 について


出願人/特許権者：
住友電気工業株式会社

住友電気工業株式会社 について


代理人 (1件)： 長谷川 芳樹 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-148240
公開番号（公開出願番号）：特開2001-332807
出願日： 2000年05月19日
公開日（公表日）： 2001年11月30日
要約：
【要約】【課題】 複数の位相を有するクロック信号を生成できるクロック生成回路、レーザ駆動装置、及びWDM信号生成装置を提供する。【解決手段】 クロック生成回路10は、ゲート回路12と、選択回路14と、ゲート回路16とを備える。ゲート回路12は、所定の周期の基準クロック信号2をクロック正入力に受け、基準クロック信号2を第1の伝達遅延量D1だけ遅延する。選択回路14は、ゲート回路12からの信号と基準クロック信号2とを第1の制御信号4に応じて切り換えて生成された正出力信号を提供する。ゲート回路16は、選択回路14からの正出力信号と第2の制御信号6とを受けこの排他的論理和を演算する。クロック生成回路10において、第1および第2の制御信号4,6に応じて、基準クロック2と異なる位相の信号が出力される。
請求項（抜粋）：
所定の周期の基準クロック信号をクロック正入力に受け、前記基準クロック信号を第1の伝達遅延量で遅延する第1のゲート回路と、前記第1のゲート回路からの遅延信号と前記基準クロック信号とを第1の制御信号に応じて切り換えて生成された正出力信号を提供する選択回路と、前記選択回路からの前記正出力信号と第2の制御信号とを受けこの排他的論理和を演算する第2のゲート回路と、を備えるクロック生成回路。
IPC (3件)：
H01S 5/042 630 ,  G06F 1/06 ,  H03K 5/13
FI (3件)：
H01S 5/042 630 ,  H03K 5/13 ,  G06F 1/04 311 A
Fターム (20件)：
5B079BA20 ,  5B079BB04 ,  5B079BC03 ,  5B079CC02 ,  5B079DD06 ,  5B079DD08 ,  5B079DD20 ,  5F073BA02 ,  5F073GA24 ,  5F073GA37 ,  5F073GA38 ,  5J001AA02 ,  5J001AA04 ,  5J001BB00 ,  5J001BB05 ,  5J001BB07 ,  5J001BB13 ,  5J001BB15 ,  5J001CC00 ,  5J001DD04
引用特許：
審査官引用 (2件)
  • 遅延時間調整回路
    公報種別：公開公報   出願番号：特願平7-075102   出願人：日本電気株式会社
  • 遅延回路
    公報種別：公開公報   出願番号：特願平6-321288   出願人：安藤電気株式会社

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