特許

J-GLOBAL ID：200903046764631566

集積回路のレイアウト設計方法

発明者： 相良 泰介
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-277327
公開番号（公開出願番号）：特開平9-121022
出願日： 1995年10月25日
公開日（公表日）： 1997年05月06日
要約：

【要約】【課題】セル列が規則的に配置されない個所を含む場合にも、レイアウトの一括生成により、高速かつ高精度のレイアウト設計を可能とする。【解決手段】信号線の接続強度により配置されたセル列の情報の中の規則的に配置されていない個所を抽出し(S2)、その抽出個所に対し各セル列の長さが一定となるように疑似セルを挿入し(S3)、その疑似セルを挿入した配置のセル列毎にブロック生成をし(S4)、生成したブロックが同じ長さであることを検出し(S5)、各ブロックが同じ長さになるよう調節する(S6)。

請求項（抜粋）：

規則的に配置される演算回路を含む素子のセルをブロックにまとめ、そのブロックに一括生成処理を加えて各ブロックの調整を行う集積回路のレイアウト設計方法において、信号線の接続強度により配置されたセル列の情報の中の規則的に配置されていない個所を抽出する工程と、その抽出された個所に対して前記各セル列の長さが一定となるように疑似セルを挿入する工程と、前記疑似セルが挿入された配置情報に対して前記セル列毎にブロック生成を行う工程と、前記生成されたブロックが同じ長さになっていることを検出する工程と、前記各ブロックが同じ長さになるよう調節する工程とを含む集積回路のレイアウト設計方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 17/50 ,  H01L 27/10 471

FI (3件)：

H01L 27/04 C ,  H01L 27/10 471 ,  G06F 15/60 658 A

引用特許：

審査官引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平3-261183   出願人：三菱電機株式会社