特許

J-GLOBAL ID：200903046782905460

半導体素子のキャパシタ製造方法

発明者： 朴 仁成 ,  金 義松
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平8-223983
公開番号（公開出願番号）：特開平9-121035
出願日： 1996年08月26日
公開日（公表日）： 1997年05月06日
要約：

【要約】【課題】 Ta2 O5 膜の酸素欠乏による漏れ電流を防止するための半導体素子のキャパシタ製造方法を提供する。【解決手段】 本発明の半導体素子のキャパシタ製造方法は、ストレージ電極40の形成された半導体基板30上にTa2 O5 膜を形成する第1段階と、Ta2O5 膜の形成された半導体基板30にUV-O3 アニーリングを施す第2段階と、第1段階及び第2段階を一回以上繰り返し施す第3段階とを含むことを特徴とする。UV-O3 アニーリングは200°C〜400°Cの温度範囲内で1〜60分程度施すことが望ましい。第1段階におけるTa2 O5 膜の厚さは10Å〜500Åで形成することが望ましい。かつ、第3段階後、半導体基板30を600°C〜800°Cの温度で10〜60分間、ドライ-O2 アニーリングする段階をさらに備えることが望ましい。

請求項（抜粋）：

ストレージ電極の形成された半導体基板上にTa2 O5 膜を形成する第1段階と、前記Ta2 O5 膜の形成された前記半導体基板にUV-O3 アニーリングを施す第2段階と、前記第1段階及び第2段階を一回以上繰り返し施す第3段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。

IPC (6件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/316 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/203

FI (5件)：

H01L 27/10 651 ,  H01L 21/316 Y ,  H01L 21/203 S ,  H01L 27/04 C ,  H01L 27/10 621 B

引用特許：

審査官引用 (2件)

• 特開平2-283022
  
• キャパシタの製造方法
  公報種別：公開公報   出願番号：特願平5-316264   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社