強誘電体メモリ装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：上柳雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-093163
公開番号（公開出願番号）：特開2003-298016
出願日： 2002年03月28日
公開日（公表日）： 2003年10月17日
要約：

【要約】 (修正有)【課題】強誘電体キャパシタ段差の平坦化において、平坦化を損なうことなく、キャパシタ電極面を露出させることが可能な強誘電体キャパシタの製造方法、および強誘電体キャパシタを用いたメモリ装置を提供する。【解決手段】本発明の強誘電体キャパシタの製造方法は、第一電極20、強誘電体層22および第二電極24が積層された強誘電体キャパシタを成膜する工程と、シリコン窒化膜からなる第一絶縁膜を成膜する工程と、前記第一絶縁膜をフォトリソおよびエッチングによりパターニングする工程と、パターニングされた前記第一絶縁膜をマスクに前記第一電極、誘電体膜、第二電極を、エッチングにより同時にパターニングする工程と、シリコン酸化膜からなる第二絶縁膜30を成膜する工程と、その後、第一絶縁膜上の第二絶縁膜をエッチングし、第一絶縁膜表面を露出させる工程と、第一絶縁膜を除去し、第二電極表面を露出させる工程と、第三電極34を成膜する工程を含む。

請求項（抜粋）：

第一電極、強誘電体層および第二電極が積層された強誘電体キャパシタの製造方法であって、少なくとも、以下の工程を含む、強誘電体メモリの製造方法。キャパシタの第一電極を成膜する工程と、キャパシタの強誘電体膜を成膜する工程と、キャパシタの第二電極を成膜する工程と、シリコン窒化膜からなる第一絶縁膜を成膜する工程と、前記第一絶縁膜をフォトリソおよびエッチングによりパターニングする工程と、パターニングされた前記第一絶縁膜をマスクに前記第一電極、誘電体膜、第二電極を、エッチングにより同時にパターニングする工程と、シリコン酸化膜からなる題に絶縁膜を成膜する工程と、そののち、平坦化を行い、第一絶縁膜上の第二絶縁膜を除去し、第一絶縁膜表面を露出させる工程と、第一絶縁膜を除去し、第二電極表面を露出させる工程と、第三電極を成膜する工程と、フォトリソおよびエッチングにより、第三電極、第二電極、誘電体膜をパターニングする工程を有する。

Fターム (11件)：

5F083FR01 , 5F083GA27 , 5F083JA15 , 5F083JA17 , 5F083JA19 , 5F083PR03 , 5F083PR05 , 5F083PR06 , 5F083PR33 , 5F083PR39 , 5F083PR40

引用特許：

出願人引用 (5件)

特開平2-154389
半導体装置
公報種別：公開公報出願番号：特願平4-237948 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平6-051273 出願人：株式会社日立製作所

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