半導体装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (10件)：前田弘 , 小山廣毅 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 藤田篤史 , 二宮克也 , 原田智雄 , 井関勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2005-010682
公開番号（公開出願番号）：特開2006-202850
出願日： 2005年01月18日
公開日（公表日）： 2006年08月03日
要約：

【課題】工程を複雑にすることなく、MISトランジスタの駆動力を保持すると共に、MIS構造を有するデカップリングコンデンサのリーク電流を抑制する。【解決手段】本発明の半導体装置の製造方法では、n型MISトランジスタ領域3のためのゲート注入を、n型デカップリングコンデンサ領域4を覆った状態で行う。これにより、従来と比較して、n型デカップリングコンデンサ領域4のキャパシタ電極23のn型不純物濃度が低い。そのため、キャパシタ電極23に電圧を印加した場合に空乏化が発生しやすくなり、n型デカップリングコンデンサにおけるリーク電流を抑制することができる。一方、n型MISトランジスタのゲート絶縁膜などの条件は従来と同じであるため、n型MISトランジスタの駆動力を保持することができる。【選択図】図1

請求項（抜粋）：

半導体基板の上に設けられたゲート絶縁膜および上記ゲート絶縁膜の上に設けられたゲート電極を有するMISトランジスタと、上記半導体基板の上に設けられた容量絶縁膜および上記容量絶縁膜の上に設けられたキャパシタ電極を有するMIS構造の容量素子とを有する半導体装置であって、上記キャパシタ電極におけるキャリア濃度は、上記ゲート電極におけるキャリア濃度よりも低いことを特徴とする半導体装置。

IPC (4件)：

H01L 27/06 , H01L 21/823 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L27/06 102A , H01L27/04 C

Fターム (24件)：

5F038AC03 , 5F038AC05 , 5F038AC15 , 5F038CD14 , 5F038DF05 , 5F038EZ13 , 5F038EZ17 , 5F038EZ20 , 5F048AA05 , 5F048AA08 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB12 , 5F048BC05 , 5F048BE03 , 5F048BE04 , 5F048BF06 , 5F048BF16 , 5F048BG13 , 5F048DA27

引用特許：

出願人引用 (1件)

薄いゲート酸化膜用デカップリング・キャパシタ
公報種別：公表公報出願番号：特願2001-547425 出願人：インテル・コーポレーション

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