特許

J-GLOBAL ID：200903006462359148

薄いゲート酸化膜用デカップリング・キャパシタ

発明者： ケシャヴァルジ,アリ ,  デ,ヴィヴェック・ケイ ,  カーニック,タナイ ,  ナイール,ラジェンドラン
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2001-547425
公開番号（公開出願番号）：特表2004-501501
出願日： 2000年11月13日
公開日（公表日）： 2004年01月15日
要約：

いくつかの実施形態では、本発明は、電源電圧を伝える第1導体および接地電圧を伝える第2導体を有するダイに係る。空乏モードで動作する半導体キャパシタは、第1導体と第2導体の間に結合されて、第1導体と第2導体の間にデカップリング・キャパシタンスを供給し、この半導体キャパシタはゲート電圧を有する。 n-ボデー内のn+ゲート・ポリおよびn+ソース/ドレイン領域;n-ボデー内のp+ゲート・ポリおよびn+ソース/ドレイン領域;n-ボデー内のp+ゲート・ポリおよびp+ソース/ドレイン領域;p-ボデー内のp+ゲート・ポリおよびp+ソース/ドレイン領域;p-ボデー内のn+ゲート・ポリおよびp+ソース/ドレイン領域;p-ボデー内のn+ゲート・ポリおよびn+ソース/ドレイン領域を含めた様々な構造を用いることができる。電源電圧は、フラットバンド電圧より大きな絶対値を有することができる。

請求項（抜粋）：

電源電圧を伝える第1導体と、 接地電圧を伝える第2導体と、 第1導体と第2導体の間に結合され、空乏モードで動作して第1導体と第2導体の間にデカップリング・キャパシタンスを形成する少なくとも1個の半導体キャパシタとを備え、前記少なくとも1個の半導体キャパシタがゲート電圧を有するダイ。

IPC (2件)：

H01L21/822 ,  H01L27/04

FI (3件)：

H01L27/04 H ,  H01L27/04 C ,  H01L27/04 D

Fターム (6件)：

5F038AC03 ,  5F038BH03 ,  5F038BH07 ,  5F038BH19 ,  5F038CD14 ,  5F038EZ20

引用特許：

審査官引用 (5件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平9-060799   出願人：三菱電機株式会社
• ゲートアレーLSIの構成方法とこれを用いた回路装置
  公報種別：公開公報   出願番号：特願平8-255803   出願人：株式会社日立製作所
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平8-320365   出願人：三洋電機株式会社
• 半導体保護装置
  公報種別：公開公報   出願番号：特願平6-220535   出願人：日産自動車株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平3-266157   出願人：セイコーエプソン株式会社