特許

J-GLOBAL ID：200903047896642610

不揮発性半導体記憶装置の製造方法

発明者： 木藤 大 ,  鬼頭 傑 ,  福住 嘉晃 ,  勝又 竜太 ,  田中 啓安 ,  松岡 泰之 ,  小森 陽介 ,  石月 恵 ,  青地 英明
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-053170
公開番号（公開出願番号）：特開2009-212280
出願日： 2008年03月04日
公開日（公表日）： 2009年09月17日
要約：

【課題】柱状半導体層の抵抗を低減する不揮発性半導体記憶装置の製造方法を提供する。【解決手段】積層させたソース側第1絶縁層21〜ソース側分離絶縁層23を貫通させてソース側ホール27を形成し、その側壁にソース側ゲート絶縁層28、ソース側犠牲層81を形成する。次に、第1〜第5ワード線間絶縁層31a〜31eと第1〜第4ワード線導電層32a〜32dとを積層し、それらを貫通させてメモリホール35を形成し、その側壁にメモリゲート絶縁層36、メモリ犠牲層82を形成する。続いて、第1ドレイン側絶縁層41〜ドレイン側分離絶縁層44を積層し、それらを貫通させてドレイン側ホール46を形成する。続いて、ソース側犠牲層81及びメモリ犠牲層82を除去し、ソース側ホール27、メモリホール35及びドレイン側ホール46内を埋めるように柱状半導体層(29、37、48)を形成する。【選択図】図20

請求項（抜粋）：

第1絶縁層にて上下を挟まれるように第1導電層を形成する工程と、 前記第1絶縁層及び前記第1導電層を貫通するように第1ホールを形成する工程と、 前記第1ホールに面する側壁に第1側壁絶縁層を形成する工程と、 前記第1ホールを埋めるように犠牲層を形成する工程と、 前記犠牲層の上層に第2絶縁層にて上下を挟まれるように第2導電層を形成する工程と、 前記第1ホールと整合する位置に前記第2絶縁層及び前記第2導電層を貫通するように第2ホールを形成する工程と、 前記第2ホールに面する側壁に第2側壁絶縁層を形成する工程と、 前記第2側壁絶縁層の形成後に前記犠牲層を除去する工程と、 前記犠牲層の除去後に前記第1ホール及び前記第2ホール内を埋めるように半導体層を形成する工程と を備えることを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (5件)：

H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10

FI (3件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481

Fターム (29件)：

5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER23 ,  5F083GA02 ,  5F083GA10 ,  5F083GA27 ,  5F083JA33 ,  5F083JA39 ,  5F083JA40 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR40 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA07 ,  5F101BA45 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BH21

引用特許：

出願人引用 (3件)

• 不揮発性半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願2006-086674   出願人：株式会社東芝
• 米国特許第5599724号
  
• 米国特許第5707885号