特許

J-GLOBAL ID：200903047924063493

半導体装置の製造方法

発明者： 波田 博光 ,  森 秀光
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-197527
公開番号（公開出願番号）：特開平9-205064
出願日： 1996年07月26日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】 半導体基板に形成する素子のコンタクトを選択エピタキシャル法により形成すると、半導体装置の微細化に伴って隣設されるコンタクト(半導体層)が互いに接触して電気的に短絡されてしまう。【解決手段】 シリコン基板1の基板面に対して平行な方向に比較して垂直な方向の成長速度が大きい条件で半導体層8を選択的にエピタキシャル成長する。例えば、シリコン基板1に形成された微細な面積のソース・ドレイン6上に垂直方向に細長い半導体層8を形成してソース・ドレインコンタクトとして形成することができ、隣設される半導体層8同士の電気的な短絡が生じることなく、コンタクトの形成が可能となり、或いはソース・ドレイン等の半導体層の形成が可能となり、微細でかつ高集積な半導体装置を実現することが可能となる。

請求項（抜粋）：

半導体基板の主面に形成された一導電型半導体領域上に、基板面に対して平行な方向に比較して垂直な方向の成長速度が大きい条件で基板材料と同一の半導体材料からなる半導体層を選択的にエピタキシャル成長する工程を含むことを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/20 ,  H01L 21/205 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/108 ,  H01L 21/8242

FI (7件)：

H01L 21/20 ,  H01L 21/205 ,  H01L 27/08 321 D ,  H01L 27/08 321 K ,  H01L 27/08 321 E ,  H01L 27/10 681 F ,  H01L 27/10 681 D

引用特許：

審査官引用 (1件)

• Siエピタキシャル膜の選択成長法
  公報種別：公開公報   出願番号：特願平5-216945   出願人：日本電信電話株式会社