特許

J-GLOBAL ID：200903047947976364

IC試験装置のパターン発生装置

発明者： 福崎 正 ,  佐藤 雄一
出願人/特許権者： 日立電子エンジニアリング株式会社
代理人 (1件)： 飯塚 義仁
公報種別：公開公報
出願番号（国際出願番号）：特願平7-349679
公開番号（公開出願番号）：特開平9-171058
出願日： 1995年12月21日
公開日（公表日）： 1997年06月30日
要約：

【要約】 (修正有)【課題】 ゲート規模の膨大なICに対しても容易に試験用パターンデータを発生できるようにする。【解決手段】 パターン発生メモリ24は異なるアドレス領域の割り当てられた4つのブロックから構成される。パターンデータ格納メモリ23はこのパターン発生メモリよりも大きい容量のメモリで構成され、多数のパターンデータを格納している。ロード制御手段21は、第2ブロックからパターンデータが出力されているときに、そのアドレスよりも小さいパターンメモリアドレスに対応するパターンデータを第1ブロックに格納し、そのアドレスよりも大きいパターンメモリアドレスに対応するパターンデータを第3ブロックに格納しておき、パターンメモリアドレスが第1又は第3ブロックのアドレスに到達した時点で残りの第4ブロックにパターンメモリアドレスに応じたパターンデータを書き込む。

請求項（抜粋）：

パターンメモリアドレスを順次出力するシーケンスコントロール手段と、4つのブロック領域から少なくとも構成され、前記パターンメモリアドレスに応じていずれか一つのブロック領域に格納されているパターンデータを順次出力するパターン発生メモリと、複数のパターンデータを格納しているパターンデータ格納メモリと、前記パターンデータ出力中の第2のブロック領域に格納されているパターンデータのアドレスよりも小さいパターンメモリアドレスに対応するパターンデータを第1のブロック領域に格納し、前記第2のブロック領域に格納されているパターンデータのアドレスよりも大きいパターンメモリアドレスに対応するパターンデータを第3のブロック領域に格納し、前記シーケンスコントロール手段から出力される前記パターンメモリアドレスが前記第1又は第3のブロック領域のアドレスに到達した時点で残りの第4のブロック領域に前記パターンメモリアドレスに応じたパターンデータを前記パターンデータ格納メモリから転送して書き込み、前記パターンメモリアドレスが到達しなかった方のブロック領域を次回のパターンデータの転送書き込み対象のブロックとするロード制御手段とを備えたことを特徴とするIC試験装置のパターン発生装置。

引用特許：

審査官引用 (2件)

• 特開平4-038482
  
• IC試験装置
  公報種別：公開公報   出願番号：特願平3-311574   出願人：日立電子エンジニアリング株式会社