特許
J-GLOBAL ID：200903048037535131

回路素子の実装方法

発明者：
松野 久雄

松野 久雄 について

, 
大杉 健治郎

大杉 健治郎 について


出願人/特許権者：
日機装株式会社

日機装株式会社 について


代理人 (1件)： 吉田 研二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-276806
公開番号（公開出願番号）：特開2003-086635
出願日： 2001年09月12日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 回路素子の基板への実装方法において、工数を低減し、素子の実装密度を高める。【解決手段】 基板10上に異方性導電膜14と回路素子16を重ねて配置する。そして、回路素子16に接触する面に柔軟な層22を有する加圧型により等方加圧し、同時に加熱を行って回路素子16を基板10上に圧着する。複数の集積回路チップの厚さの違いを柔軟層22が吸収するため、複数のチップに対し同時に加圧を行うことができる。複数のチップの同時加熱により隣接チップに関する熱影響を考慮しなくて良く、また等方加圧により、異方性導電膜14の側方へのはみ出しを防止できる。これにより、回路素子16の間隔を狭めることができ、実装密度を高めることができる。
請求項（抜粋）：
回路素子を基板上に実装する方法であって、基板上に接着フィルムと、これに重ねて回路素子とを配置する工程と、前記載置された回路素子を、この素子に接触する面に柔軟性を有する柔軟層を有する加圧型により加圧し、基板上に圧着する工程と、を有する回路素子の実装方法。
IPC (3件)：
H01L 21/60 311 ,  H01L 21/60 ,  H05K 3/32
FI (3件)：
H01L 21/60 311 T ,  H01L 21/60 311 Q ,  H05K 3/32 B
Fターム (10件)：
5E319AA03 ,  5E319AB05 ,  5E319AC01 ,  5E319BB16 ,  5E319CC61 ,  5E319GG01 ,  5E319GG15 ,  5F044LL09 ,  5F044LL11 ,  5F044PP16
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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