特許

J-GLOBAL ID：200903048113817532

半導体装置及びその製造方法

発明者： 野口 充宏 ,  大脇 幸人
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-253869
公開番号（公開出願番号）：特開平11-097674
出願日： 1997年09月18日
公開日（公表日）： 1999年04月09日
要約：

【要約】【課題】 MISFETにおけるDIBLを減少させ、かつ安定した電流駆動能力を確保する。【解決手段】 EVソースドレイン構造のMISFETを有する半導体装置において、p型の第1の半導体層7上の一部にゲート絶縁膜2を介して形成されたゲート電極1と、このゲート電極1を挟んでソース側及びドレイン側の第1の半導体層7上に形成されたn+ 型の第2の半導体層13と、第2の半導体層13上に形成されたn- 型の第3の半導体層14とを具備してなり、第2及び第3の半導体層13,14からソース・ドレイン領域3,4を形成し、ソース・ドレイン領域3,4の上端は第1の半導体層7とゲート絶縁膜2との境界よりも上方に形成され、動作状態においてドレイン側の空乏層の一部が第3の半導体層14に形成され、かつソース側の空乏層の一部が第2の半導体層13に形成される。

請求項（抜粋）：

第1導電型の第1の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極を挟んでソース側及びドレイン側の第1の半導体層上に形成された第2導電型の第2の半導体層と、少なくともドレイン側の第2の半導体層上に形成された第3の半導体層とを具備してなり、第3の半導体層の上端は第1の半導体層と前記ゲート絶縁膜との境界よりも上方に形成され、第2の半導体層の第2導電性を持つ不純物濃度から第1導電性を持つ不純物濃度を引いた値は、第3の半導体層の第2導電性を持つ不純物濃度から第1導電性を持つ不純物濃度を引いた値よりも高く設定され、所定の動作状態においてドレイン側の空乏層の一部が第3の半導体層に形成され、かつソース側の空乏層の一部が第2の半導体層に形成されることを特徴する半導体装置。

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平5-274674   出願人：大見忠弘