特許
J-GLOBAL ID：200903048230832860
スタックされたMTJセル・メモリの検出方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-374139
公開番号（公開出願番号）：特開2001-229665
出願日： 2000年12月08日
公開日（公表日）： 2001年08月24日
要約：
【要約】【課題】 メモリ・サイズを大きくせずにメモリ容量を増やし、かつ、安価で組み込みおよび使用が容易であるスタックされたメモリを提供する。【構成】 スタックされたメモリ内の各セルの状態を読み出す装置および方法であって、各セルを有するアドレス可能なアレイ内のセル・スタックを構成し、直列に接続された電流端子と共にスタックされたMTJメモリ・セルを含み、かつ、電子スイッチを通って電流源に結合した第1および第2電流端子を含む。各スタックは2n個のメモリ・レベルを含む。アドレスされたスタックの両端の電圧降下が検出される。2n個のメモリ・レベルに等しい参照電圧が与えられ、検出された電圧降下が参照電圧と比較され、アドレスされたスタック内のメモリ・レベルが決定される。エンコーディング装置が使用され、電圧降下をデジタル出力に変換する。
請求項（抜粋）：
直列に接続された電流端子と共にスタックされた、複数のn個の磁気トンネル接合メモリ・セル(102,103,105,106,108,109,111,112)を含み、かつ、スタック内の第1セルの第1読み取り電流端子、および、電子スイッチ(115,116,117,118)と結合された第2読み取り電流端子を含む、セル・スタック(101,104,107,110)を提供する段階であって、前記セル・スタックが2n個のメモリ・レベルを含む、セル・スタックを提供する段階と、前記2n個のメモリ・レベルを表す複数の参照電流を提供する段階と、前記セル・スタックの両端での電圧降下を検出する段階と、前記検出された電圧降下を複数の参照電圧と比較して、前記セル・スタック内の複数のn個のセルのメモリ・レベルを決定する段階と、前記決定されたメモリ・レベルをエンコードして、前記セル・スタックに出力信号を与える段階と、から構成されることを特徴とするスタックされたメモリ(100)内の各セルの状態を読み出す方法。
IPC (4件)：
G11C 11/15
, G11C 11/14
, H01L 27/105
, H01L 43/08
G11C 11/15
, G11C 11/14 A
, G11C 11/14 Z
, H01L 43/08 Z
, H01L 43/08 A
, H01L 27/10 447
