特許
J-GLOBAL ID：200903048293978113
NAND型フラッシュメモリデバイス及びこれを利用したコンピューティングシステムの起動方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2006-127305
公開番号（公開出願番号）：特開2007-299249
出願日： 2006年05月01日
公開日（公表日）： 2007年11月15日
要約：
【課題】組み込み系コンピューティングシステムを構築するための、より改良されたNAND型フラッシュメモリデバイスの提供。及び該デバイスを用いたコンピューティングシステムの起動方法の提供。【解決手段】NAND型フラッシュメモリからのブートローダの読み出しを、NAND型フラッシュメモリデバイスの内部機能により自律的に実行し、読み出したブートローダを、ホストCPUの内部メモリバスと直結するデバイス内のSRAMにロードする。ホストは、SRAMにロードされたブートローダの情報に基づきNANDインターフェースからOSをシステムメモリにロードし、システムを起動する。【選択図】 図2
請求項（抜粋）：
ホストICと別個独立に構成され、該ホストICと協働して一のコンピューティングシステムを構築するNAND型フラッシュメモリデバイスであって、
該NAND型フラッシュメモリデバイスは、
管理領域と、ブートローダとOSを格納してなるユーザデータ領域とを有するNAND型フラッシュメモリと、ホストシステムの読出し指令に対応して前記NAND型フラッシュメモリからデータの読み出しを行うコントローラからなり、
該コントローラは、
1)ホストと通信を行なうNANDインターフェースと、
2) NAND型フラッシュメモリと通信を行うNANDインターフェースを含み、該NANDインターフェースを介してNAND型フラッシュメモリからデータを読み出すためのアドレス、コマンド及び制御信号を出力するハードウエアシーケンサと、
3)CPUを有し、ホストから読み出し指定されたアドレスからNAND型フラッシュメモリにアクセスすべき物理ブロックアドレスを割り出し、これを前記ハードウエアシーケンサにプログラムするとともに、本コントローラを統括的に制御するメインファームウエアと、
4)外部出力用のデータを一時格納する読み出しデータ格納用RAMと、
5)メモリバス方式によってホストの内部メモリバスと直結されてなるSRAMと、
6)バッファメモリーを有し、前記読み出しデータ格納用RAM及び前記SRAMに前記バッファメモリーを介して格納するデータ及び前記読み出しデータ格納用RAMから該バッファメモリーを介して読み出すデータの緩衝制御を行うバッファマネージャーと、
7)NAND型フラッシュメモリから読み出されたデータにエラーがないか判定するECC DECORDERと、
8)前記ECC DECORDERによりデータエラーが発見された場合に、当該エラーを訂正するCORRECTORと、
を有し、
システムに電源投入後、メインファームウエアの機能に基づき、前記NAND型フラッシュメモリに格納されてなるブートローダが、前記SRAMにロードされるよう構成されてなることを特徴とするNAND型フラッシュメモリデバイス。
IPC (4件)：
G06F 12/06
, G06F 9/445
, G06F 12/00
, G06F 12/16
G06F12/06 520F
, G06F9/06 610K
, G06F12/00 597U
, G06F12/16 310A
, G06F12/16 320F
5B018GA02
, 5B018HA11
, 5B018NA06
, 5B060AA20
, 5B060AC01
, 5B060BB09
, 5B176AA01
, 5B176BA10
, 5B176BB05
, 5B176BB12
