特許
J-GLOBAL ID：200903048401083896
低電力バッファー回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
富田 和子 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-315312
公開番号（公開出願番号）：特開平8-172350
出願日： 1994年12月19日
公開日（公表日）： 1996年07月02日
要約：
【要約】【目的】CMOS素子を利用してECL又はPECL信号を出力する低消費電力の差動出力バッファー回路を実現する。【構成】センタータップ(center tap)を有する100Ωの負荷抵抗(17-18)を二つのパット(15-16)に連結して単一の出力バッファー回路を構成することにより、既存の回路に比べて電力消耗を半分程度減少させる。
請求項（抜粋）：
所定の第1電圧を供給する第1電源と;上記所定の第1電圧より低い所定の第2電圧を供給するが、上記所定の第1電圧及び上記所定の第2電圧相互間には所定の電位差を有する第2電源と;第1ECL信号の入力のための第1入力端と;上記第1ECL信号の相補的な信号である第2ECL信号の入力のための第2入力端と;上記第1電源に自身のソースが連結され上記第2入力端に自身のゲートが連結される第1PMOSトランジスターと;上記第1電源に自身のソースが連結され、上記第1入力端に自身のゲートが連結される第2PMOSトランジスターと;上記第2電源に連結される定電流源と;上記定電流源に自身のソースが連結され、上記第2入力端に自身のゲートが連結され、そして上記第1PMOSトランジスターのドレインに自身のドレインが連結される第1NMOSトランジスターと;上記定電流源に自身のソースが連結され、上記第1入力端に自身のゲートが連結され、そして上記第2PMOSトランジスターのドレインに自身のドレインが連結される第2PMOSトランジスターと;上記第2PMOSトランジスターのドレインに自身の一端が連結される第1出力パットと;上記第1NMOSトランジスターのドレインに自身の一端が連結される第2出力パットと;上記第1出力パットの他端に自身の一端が連結される第1の負荷抵抗と;上記第2出力パットの他端に自身の一端が連結され、上記第2負荷抵抗の他端に自身の他端が連結される第2の負荷抵抗を含む出力バッファー回路。
IPC (4件)：
H03K 19/0175
, H03F 1/02
, H03F 3/45
, H03K 19/086
