特許

J-GLOBAL ID：200903048775401573

交点ダイオードメモリアレイをアドレス指定するための回路製造技術

発明者： カール・タウシグ ,  リチャード・エルダー
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 古谷 馨 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-162551
公開番号（公開出願番号）：特開2003-007977
出願日： 2002年06月04日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】交点タ ゙イオート ゙メモリアレイ内のメモリエレメントにアクセスするためのアト ゙レス指定及びセンシンク ゙回路の実現。【解決手段】メモリアレイ(25)とアト ゙レス指定回路(30)が、電極導体の2つの層(70,76)の交点に回路エレメント(26)を作成することにより形成され、それらの2つの層は半導体材料の層(72)により分離される。交点に形成された回路エレメントは、メモリアレイのテ ゙ータ記憶テ ゙ハ ゙イスとして機能し、かつアレイのエレメントをアト ゙レス指定するための置換型アト ゙レス指定機構用の接続部として機能する。アト ゙レス指定回路を構成するために、電極導体は、選択された回路エレメントが増大した断面積または減少した断面積を有するように、選択された交点において制御された幾何学的形状でもって製作される。フ ゚ロク ゙ラミンク ゙電気信号を電極に印加することにより、選択された回路エレメントの抵抗が電極の幾何学的形状に従って変化できる。

請求項（抜粋）：

集積回路構造であって、第1および第2の導線を有する第1の導体層(70)と、前記第1および第2の導線と交差する関係にある第3の導線を有する第2の導体層(76)と、及び少なくとも前記第3の導線が前記第1および第2の導線と交差する場所において、前記第1の導体層と前記第2の導体層との間に挿入される少なくとも1つの半導体材料を有する中間層(72、74)であって、それぞれ前記第1および前記第2の導線と前記第3の導線との各交差接合部において、前記中間層を介して第1および第2の回路接続エレメント(26)が形成される、中間層とからなり、前記交差接合部における前記第1の導線、前記第2の導線および/または前記第3の導線の幾何学的形状は、前記第1および第2の回路接続エレメントに所定の電気信号を印加する際に、前記第1の回路接続エレメントが、前記第2の回路接続エレメントと比較して抵抗値の永久的な大きい変化を受けるようになされる、集積回路構造。

IPC (2件)：

H01L 27/10 431 ,  H01L 27/10 495

FI (2件)：

H01L 27/10 431 ,  H01L 27/10 495

Fターム (2件)：

5F083CR15 ,  5F083ZA23

引用特許：

審査官引用 (3件)

• 特開昭60-260148
  
• シリサイド反応を利用した半導体装置
  公報種別：公開公報   出願番号：特願平6-090921   出願人：大見忠弘, キヤノン株式会社
• 特開昭60-260148