半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-190079
公開番号（公開出願番号）：特開平7-045795
出願日： 1993年07月30日
公開日（公表日）： 1995年02月14日
要約：

【要約】【目的】センターパワーピン方式の多IO構成の半導体記憶装置に対して高速動作に有効なチップアーキテクチャを得る。【構成】メモリセルアレイをチップ100の短辺方向および長辺方向にそれぞれ2分割し、合計4つのマットA〜Dに分割する。各マットA〜Dのデータの入出力は、そのマットに最も近い入出力パッドDQを通して行なう。短辺方向の分割によりビット線の長さは1/2になり、長辺方向の分割によりデータバス線RDの長さが1/2になり、負荷容量が低減される。【効果】ビット線およびデータバス線の負荷容量の低減によりアクセス速度が向上する。

請求項（抜粋）：

チップの各長辺の中央に配置される電源および接地ピンと、多ビットのデータを記憶するためのメモリセルアレイとを含む半導体記憶装置であって、前記電源および接地ピンの両側に配置され、各々が多ビットのデータを4分割して入出力するための複数のデータ入出力ピンを有する4つのデータ入出力ピン群、前記メモリセルアレイがワード線方向に2分割され、ビット線方向に2分割された4つのマットを含み、各前記マットは、前記4つのデータ入出力ピン群のうちの最も近いデータ入出力ピン群に接続され、前記4分割された多ビットのデータの読出/書込を行なうことを特徴とする半導体記憶装置。

IPC (3件)：

H01L 27/10 471 , G11C 11/41 , G11C 11/401

FI (3件)：

G11C 11/34 301 E , G11C 11/34 345 , G11C 11/34 371 K

引用特許：

出願人引用 (3件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平5-236827 出願人：ソニーエレクトロニクスインコーポレイテッド
特開平3-123071
特開昭64-015948

審査官引用 (1件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平5-236827 出願人：ソニーエレクトロニクスインコーポレイテッド

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