特許
J-GLOBAL ID：200903048905419518

半導体記憶装置

発明者：
河合 秀明

河合 秀明 について

, 
長池 広幸

長池 広幸 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200690
公開番号（公開出願番号）：特開2000-030486
出願日： 1998年07月15日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】 各バンクにおけるメモリセルブロック数を減らすことにより、チップ面積の縮小化を実現する半導体記憶装置を提供することを目的とする。【解決手段】 複数のメモリセルブロックを有する半導体記憶装置において、前記メモリセルブロックは、少なくとも2つのメモリセルアレイに分離され、分離されたメモリセルアレイ毎に、複数のワード線を生成するためのワードデコーダ列と、外部からのローアドレスのデコード結果に基づいて、前記ワードデコーダ列を選択するためのワードデコーダ選択信号を活性化するワードデコーダ選択回路とを有し、データ読出し及び書込み時、前記ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、1つのワードデコーダが選択されることを特徴とする。
請求項（抜粋）：
複数のメモリセルブロックを有する半導体記憶装置において、前記メモリセルブロックは、少なくとも2つのメモリセルアレイに分離され、分離されたメモリセルアレイ毎に、複数のワード線を生成するためのワードデコーダ列と、外部からのローアドレスのデコード結果に基づいて、前記ワードデコーダ列を選択するためのワードデコーダ選択信号を活性化するワードデコーダ選択回路とを有し、データ読出し及び書込み時、前記ワードデコーダ選択信号にて選択されたワードデコーダ列の中から、1つのワードデコーダが選択されることを特徴とする半導体記憶装置。
IPC (4件)：
G11C 29/00 603 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 27/10
FI (4件)：
G11C 29/00 603 Z ,  H01L 27/10 ,  G11C 11/34 354 D ,  G11C 11/34 371 D
Fターム (15件)：
5B024AA07 ,  5B024BA17 ,  5B024CA07 ,  5B024CA16 ,  5B024CA17 ,  5F083AD00 ,  5F083GA09 ,  5F083LA05 ,  5F083LA30 ,  5F083ZA10 ,  5L106AA01 ,  5L106CC04 ,  5L106CC16 ,  5L106CC17 ,  5L106GG06
引用特許：
出願人引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-137152   出願人：日本電気株式会社
審査官引用 (1件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-137152   出願人：日本電気株式会社

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