特許
J-GLOBAL ID：200903049037754301
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (2件)：
和泉 良彦
, 小林 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2003-132695
公開番号（公開出願番号）：特開2004-335917
出願日： 2003年05月12日
公開日（公表日）： 2004年11月25日
要約：
【課題】高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供する。【解決手段】半導体基体に形成されるN+型SiC基板10と、該SiC基板10と接続されて形成されるN-型SiCエピタキシャル領域20と、該SiCエピタキシャル領域20表層の所定領域に形成されるP型ウエル領域30と、該ウエル領域30内に形成されるN+型ソース領域40と、該ソース領域40と接続されかつ側壁がウエル領域30の側壁とほぼ一致するように形成されるN-型蓄積型チャネル領域110と、少なくとも該蓄積型チャネル領域110上に形成されるゲート絶縁膜90と、該ゲート絶縁膜90上に形成されるゲート電極80と、SiC基板10に接続されるドレイン電極140と、ソース領域40に接続されるソース電極60とを備えている。【選択図】 図1
請求項（抜粋）：
半導体基体に形成される第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第2導電型のウエル領域と、該ウエル領域内に形成される第1導電型のソース領域と、該ソース領域と接続されかつ側壁が前記ウエル領域の側壁とほぼ一致するように形成される第1導電型の蓄積型チャネル領域と、少なくとも該蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
を備えたことを特徴とする半導体装置。
IPC (2件)：
FI (6件)：
H01L29/78 652E
, H01L29/78 652B
, H01L29/78 652J
, H01L29/78 652T
, H01L29/78 658G
, H01L29/78 658B
