特許
J-GLOBAL ID:200903049491307182
半導体装置
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2008-130621
公開番号(公開出願番号):特開2008-252113
出願日: 2008年05月19日
公開日(公表日): 2008年10月16日
要約:
【課題】ドレインオフセット領域を有する高周波増幅用MOSFETにおいて、微細化およびオン抵抗低減を図る。【解決手段】ソース領域10、ドレイン領域9およびリーチスルー層3(4)上に電極引き出し用の導体プラグ13(p1)が設けられている。その導体プラグ13(p1)にそれぞれ第1層配線11s、11d(M1)が接続され、さらにそれら第1層配線11s、11d(M1)に対して、導体プラグ13(p1)上で裏打ち用の第2層配線12s、12dが接続されている。【選択図】図1
請求項(抜粋):
パワーMISFETを含む半導体装置であって、
前記パワーMISFETは、
半導体基板と、
前記半導体基板上に形成されたP型半導体層と、
前記P型半導体層の主面の一部に選択的に形成されたP型ウェル領域と、
前記P型ウェル領域の表面に形成された前記パワーMISFETのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記パワーMISFETのゲート電極と、
前記P型半導体層内の前記P型ウエル領域の表面付近に形成された、前記パワーMISFETのN型ソース領域と、
前記P型半導体層の表面付近に、前記N型ソース領域と離間して形成された、パワーMISFETのN型ドレイン領域と、
前記P型半導体層の表面付近に、前記N型ドレイン領域と接して形成された、前記N型ドレイン領域よりも低不純物濃度のN型ドレインオフセット領域と、
前記P型半導体層の表面付近に、前記N型ソース領域と接して形成された、コンタクト用P型領域と、
前記P型半導体層の表面上および前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記N型ソース領域と電気的に接続される第1の金属プラグと、
前記層間絶縁膜内に形成され、前記N型ドレイン領域と電気的に接続される第2の金属プラグと、
前記層間絶縁膜内に形成され、前記コンタクト用P型領域と電気的に接続される第3の金属プラグと、
前記第1の金属プラグと接続される第1の配線層と、
前記第1および第2の金属プラグと接続される第2の配線層
を含むことを特徴とする半導体装置。
IPC (9件):
H01L 29/78
, H01L 21/823
, H01L 27/088
, H01L 21/28
, H01L 21/320
, H01L 23/52
, H01L 21/822
, H01L 27/04
, H01L 29/417
FI (9件):
H01L29/78 301W
, H01L29/78 301K
, H01L27/08 102D
, H01L27/08 102F
, H01L21/28 301D
, H01L21/88 M
, H01L21/88 Q
, H01L27/04 H
, H01L29/50 M
Fターム (138件):
4M104AA01
, 4M104BB01
, 4M104BB30
, 4M104BB40
, 4M104CC01
, 4M104CC05
, 4M104DD16
, 4M104DD17
, 4M104DD19
, 4M104DD37
, 4M104DD43
, 4M104DD75
, 4M104DD78
, 4M104DD91
, 4M104EE03
, 4M104EE14
, 4M104FF02
, 4M104FF14
, 4M104FF18
, 4M104FF22
, 4M104GG02
, 4M104GG09
, 4M104GG14
, 4M104GG18
, 5F033HH04
, 5F033HH09
, 5F033HH28
, 5F033JJ01
, 5F033JJ09
, 5F033JJ19
, 5F033JJ33
, 5F033KK01
, 5F033LL04
, 5F033MM07
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP15
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, 5F033QQ48
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, 5F033QQ70
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, 5F033RR04
, 5F033RR06
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, 5F033SS04
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, 5F140BJ17
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, 5F140BK02
, 5F140BK13
, 5F140CA03
, 5F140CB01
, 5F140CB02
, 5F140CC01
, 5F140CC03
, 5F140CC12
, 5F140CC15
, 5F140CD08
, 5F140CE07
, 5F140CF02
, 5F140DA08
引用特許:
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