特許
J-GLOBAL ID：200903049525377525
集積回路構造
発明者：
出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平11-147174
公開番号（公開出願番号）：特開2000-012700
出願日： 1999年05月26日
公開日（公表日）： 2000年01月14日
要約：
【要約】【課題】 プロトタイプのバージョンから最終製品のASICチップへの変換を容易に行うことのできるチップオンチップのプロトタイプ構造体を提供する。【解決手段】プロトタイプのASICを最終製品用のROMに必要とされる大きさとスペースを含めて、まずレイアウトする。このROM16は、プロトタイプのテスト段階では使用されずに、ROMとの間でやりとりされる信号は、プロトタイプの読出/書込メモリに接続され、このメモリがASICチップ10にフリップチップ接合される、このようにしてプロトタイプのテスト用および開発用に必要とされる読出/書込メモリは、最終製品のASICチップ上のROMを用いることなく利用可能である。
請求項（抜粋）：
第1チップ(10)上に形成されたアプリケーション仕様のデザインと、前記第1チップ(10)に結合される第2チップ(20)上に形成されたRAMを含むテスト回路とを有する集積回路構造体において、前記テスト回路は、前記アプリケーション仕様の設計を解析しデバッグするためのものであり、前記第1集積回路チップ(10)は、ROM(16)モジュールのロケーションを有するよう形成され、前記テスト用回路は、前記ROM(16)のロケーションに接続される第2チップ(20)上で実現され、前記テスト用回路は、テスト期間あるいはデバッグの期間、ROM(16)の代わりに用いられることを特徴とする集積回路構造。
IPC (2件)：
H01L 21/82
, H01L 27/10 495
H01L 21/82 T
, H01L 27/10 495
