平面状にアクセスラインを具備したメモリセル

発明者：
出願人/特許権者：
代理人 (1件)：三俣弘文
公報種別：公開公報
出願番号（国際出願番号）：特願2000-029413
公開番号（公開出願番号）：特開2000-236029
出願日： 2000年02月07日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】アクセスライン(例:ビットライン)間の容量性結合を低減した二重ポートSRAMを提供する。【解決手段】本発明は、ビットライン22と18、21と19間を一定電圧のシルード用ランナー51,53でシールドする。このシルード用ランナー51,53は、レベル間の相互接続を介して接地電圧あるいは電源電圧に接続される。ワードライン11,12もまた同様な方法によりシールドされる。

請求項（抜粋）：

(A)平面上をx方向にのびる読出用ワードライン(11)および書込用ワードライン(12)と、(B)同平面上を前記x方向にほぼ直交するy方向にのびる、一対の書込用ビットライン(18,21)および一対の読出用ビットライン(19,22)と、前記の少なくとも1つの書込用ビットラインは、前記読出用ビットラインの1つにに隣接し、(C)前記書込用ビットライン(18,21)と読出用ビットライン(19,22)の間にのびるシールド用ランナー(51,53)と、(D)前記シールド用ランナー(51,53)を固定電位(VDD,VSS)に接続する手段(55)とを有することを特徴とする平面状にアクセスラインを具備したメモリセル。

IPC (4件)：

H01L 21/8244 , H01L 27/11 , G11C 11/41 , H01L 21/3205

FI (4件)：

H01L 27/10 381 , G11C 11/34 K , G11C 11/34 345 , H01L 21/88 S

引用特許：

審査官引用 (6件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-072809 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平7-152954 出願人：沖電気工業株式会社
半導体装置
公報種別：公開公報出願番号：特願平7-230355 出願人：富士通株式会社

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