特許
J-GLOBAL ID：200903049383980687

半導体記憶装置

発明者：
森川 剛一

森川 剛一 について

, 
井田 次郎

井田 次郎 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平7-152954
公開番号（公開出願番号）：特開平9-007373
出願日： 1995年06月20日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】 半導体記憶装置における読出し速度を速くする。【構成】 書込み用デコーダ21と読出し用デコーダ22が、ワード線WWL1〜WWLN 及びワード線RWL1 〜RWLN をそれぞれ選択的に活性化する。よって、メモリセルMC1〜MCN から、書込みメモリセルと読出しメモリセルが選択される。書込み用ビット線対WBL,WBL/は、書込みドライバ23によって駆動され、読出し用ビット線対RBL,RBL/上にはデータが読出される。このとき、読出し用ビット線対RBL,RBL/には、カップリングノイズが発生するが、鎖交部分を有しているので、それらノイズが互いに影響を打ち消し合う。即ち、ビット線対RBL,RBL/上のデータは、誤データとならない。OR回路26と排他的論理和回路25は、読出しデータの反転を行い、書込んだデータと読出したデータDoutの不一致をなくす。
請求項（抜粋）：
共通の第1のビット線対と共通の第2のビット線対と複数のワード線の間に設けられ、個々に対応する該ワード線が選択されて活性化したときに該第1のビット線対または第2のビット線対にそれぞれ接続される複数のメモリセルを備え、前記活性化したワード線に接続された前記メモリセルに対して、前記第1または第2のビット線対を介してデータの書込み及び読出しを行なう半導体記憶装置において、前記第1のビット線対と第2のビット線対のうちのいずれか一方は、鎖交部分を有し、前記複数のメモリセルのうちの一部では前記書込みデータまたは読出しデータのレベルが反転する構成とし、前記複数のワード線のレベルに基づき前記メモリセルに書込むデータを予め反転させる書込み反転手段、または該メモリセルから読出したデータのレベルを反転させる読出し反転手段を設けたことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/41 ,  H01L 21/8244 ,  H01L 27/11
FI (3件)：
G11C 11/34 345 ,  G11C 11/34 K ,  H01L 27/10 381
引用特許：
審査官引用 (12件)
  • 冗長行を有する集積回路メモリ装置
    公報種別：公開公報   出願番号：特願平4-190414   出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド
  • 特開昭61-068794
  • 特開平3-072674
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