特許

J-GLOBAL ID：200903049629920344

半導体装置およびその作製方法

発明者： 山崎 舜平
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願平11-327482
公開番号（公開出願番号）：特開2001-094113
出願日： 1999年11月17日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 薄膜トランジスタの信頼性を向上する。【解決手段】 ゲート電極はテーパー部を有する第1のゲート電極108と、第1のゲート電極108よりも幅の狭い第2のゲート電極109でなる。半導体層には、第1のゲート電極108を介してリンを低濃度にドーピングする。半導体層には、チャネル形成領域121とn+ 型不純物領域122、123との間に2種類のn- 型不純物領域124〜127が形成される。n- 型不純物領域124、125はゲート電極とオーバーラップし、n- 型不純物領域126、127がゲート電極とオーバーラップしていない。2種類のn- 型不純物領域を形成することにより、オフ電流を低下できると共に、特性の劣化が抑制できる。

請求項（抜粋）：

半導体層と、前記半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層と交差するゲート電極とを有する薄膜トランジスタにおいて、前記ゲート電極の側面が前記ゲート絶縁膜となす角度は3度以上60度以下の範囲にあり、前記半導体層は、チャネル形成領域と、導電性の第1の不純物領域と、前記チャネル形成領域と前記第1の不純物領域に挟まれ、かつ前記チャネル形成領域に接する前記第1の不純物領域と同じ導電型の第2の不純物領域と、前記第1の不純物領域と前記第2の不純物領域に挟まれ、前記第1の不純物と同じ導電型の第3の不純物領域と、を有し、前記第2の不純物領域は前記ゲート絶縁膜を介して前記ゲート電極と重なり、前記第3の不純物領域は前記第ゲート電極と重ならず、前記第2の不純物領域及び前記第3の不純物領域は、前記導電型の不純物の濃度が前記第1の不純物領域よりも低いことを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  H01L 21/20 ,  H01L 21/336

FI (6件)：

H01L 21/20 ,  H01L 29/78 617 K ,  H01L 29/78 613 A ,  H01L 29/78 616 A ,  H01L 29/78 617 L ,  H01L 29/78 627 G

Fターム (89件)：

5F052AA02 ,  5F052AA17 ,  5F052AA24 ,  5F052BA02 ,  5F052BA07 ,  5F052BB01 ,  5F052BB07 ,  5F052DA01 ,  5F052DA02 ,  5F052DA03 ,  5F052DB02 ,  5F052DB03 ,  5F052DB07 ,  5F052GB05 ,  5F052JA01 ,  5F052JA10 ,  5F110AA06 ,  5F110AA26 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE23 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF10 ,  5F110FF28 ,  5F110FF30 ,  5F110FF31 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ07 ,  5F110HJ13 ,  5F110HJ17 ,  5F110HJ18 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL12 ,  5F110HL24 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN73 ,  5F110NN74 ,  5F110PP02 ,  5F110PP03 ,  5F110PP05 ,  5F110PP06 ,  5F110PP10 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ04 ,  5F110QQ05 ,  5F110QQ11 ,  5F110QQ19 ,  5F110QQ28

引用特許：

審査官引用 (1件)

• エッチング方法、薄膜トランジスタマトリックス基板、およびその製造方法
  公報種別：公開公報   出願番号：特願平10-218063   出願人：富士通株式会社