特許

J-GLOBAL ID：200903049717698295

半導体記憶装置及びその製造方法

発明者： 首 藤 晋
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-202979
公開番号（公開出願番号）：特開2000-036568
出願日： 1998年07月17日
公開日（公表日）： 2000年02月02日
要約：

【要約】【課題】 1層目の配線層を平坦に形成し、かつ配線層と半導体基板表面とを接続するコンタクトホールの加工及び埋め込みが容易である半導体記憶装置及びその製造方法を提供する。【解決手段】 FRAMキャパシタの上部電極23がコンタクトホール35、2層目の配線層34、コンタクトホール33、1層目の配線層28、コンタクトホール25を介して半導体基板11の表面の拡散層14と接続されており、1層目の配線層28がFRAMキャパシタとほぼ同じ高さに形成されている。これにより、1層目の配線層28と半導体基板11の表面とを接続するコンタクトホール25の深さを浅くしてアスペクト比を小さくすることができる。この結果、コンタクトホールの加工及び埋め込みが容易になり、微細化が可能となる。

請求項（抜粋）：

トランジスタおよび強誘電体キャパシタを含むセルを有する半導体記憶装置において、半導体基板表面に第1の絶縁層を介して形成した前記強誘電体キャパシタと、前記強誘電体キャパシタを覆うように形成した第2の絶縁層の表面上に形成した第1の配線層と、前記第1の配線層を覆うように形成した第3の絶縁層の表面上に形成され、第2及び第3の絶縁層に開口したコンタクトホールを介して前記強誘電体キャパシタの上部電極に直接接続された第2の配線層とを備えることを特徴とする半導体記憶装置。

IPC (7件)：

H01L 27/10 451 ,  H01L 27/10 481 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 451 ,  H01L 27/10 481 ,  H01L 27/10 651 ,  H01L 29/78 371

Fターム (13件)：

5F001AA17 ,  5F001AD12 ,  5F001AG10 ,  5F001AG21 ,  5F083FR02 ,  5F083GA09 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083PR03 ,  5F083PR21 ,  5F083PR38 ,  5F083PR40

引用特許：

審査官引用 (1件)

• 半導体装置の金属配線構造及びその製造方法
  公報種別：公開公報   出願番号：特願平9-301633   出願人：三星電子株式会社