特許
J-GLOBAL ID：200903049753426480
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-095522
公開番号（公開出願番号）：特開平9-283623
出願日： 1996年04月17日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 Via部における電気抵抗を減少させ、半導体装置の動作の信頼性を向上させる。【解決手段】 基板上の第2層間絶縁膜3に形成されているVia孔に埋設されたW-プラグ6と、該W-プラグ6に電気的に接続され、且つ第2層間絶縁膜3上に積層形成された配線5とを備えた半導体装置において、前記W-プラグ6を第2層間絶縁膜3の上面より突出させ、該W-プラグ6の突出部を前記配線5に接触させる。
請求項（抜粋）：
基板上の絶縁膜に形成されているVia孔に埋設されたプラグと、該プラグに電気的に接続され、且つ、絶縁膜上に積層形成された配線とを備えた半導体装置において、前記プラグが絶縁膜上面より突出して形成されていると共に、該プラグの突出部が前記配線に接触されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768
, H01L 21/3065
H01L 21/90 B
, H01L 21/302 L
