半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-253364
公開番号（公開出願番号）：特開2001-076482
出願日： 1999年09月07日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】ロジック混載DRAMにおいて、読出動作時のサイクルタイムを短縮し、高速動作化を図る。【解決手段】本発明に従うDRAMマクロは、複数のメモリセルを有するメモリアレイと、メモリアレイ上に列方向に延在して設けられるリードデータ線対RDLと、リードデータ線対RDLと複数のセンスアンプとを選択的に結合するためのコラム選択信号を発生するリードコラムデコーダ110と、リードデータ線対RDLに生じた電位差を増幅するためのプリアンプ42とを備える。プリアンプ42とリードコラムデコーダ110とは、メモリアレイを挟んでお互いに反対側の領域に配置される。

請求項（抜粋）：

半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、前記メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割され、各前記複数のサブロウアレイごとに、各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、前記複数のサブロウアレイに共通に、N個(N:2以上の自然数)の前記メモリセルの列ごとに配置される複数の読出データ線と、前記読出データ線上のデータ信号を増幅するための読出データ増幅回路と、前記複数のセンスアンプと前記複数の読出データ線のうちの対応する1本との間に各々設けられる読出ゲート回路と、各前記読出データ線に対応付けられるN個のメモリセルの列のうちの1個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各前記読出ゲート回路に前記複数の列選択信号のうちの対応する1個を伝達するための複数の列選択線とをさらに備え、前記コラムデコーダおよび前記複数の列選択線は、同一の前記読出データ線に対応する複数の読出ゲート回路のうち、前記プリアンプ回路からの経路が相対的に長い前記読出ゲート回路に対する前記対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される、半導体記憶装置。

IPC (5件)：

G11C 11/401 , G11C 11/409 , H01L 27/10 461 , H01L 27/108 , H01L 21/8242

FI (4件)：

G11C 11/34 371 K , H01L 27/10 461 , G11C 11/34 354 R , H01L 27/10 681 E

Fターム (11件)：

5B024AA15 , 5B024BA05 , 5B024BA09 , 5B024BA18 , 5B024CA16 , 5B024CA21 , 5F083AD00 , 5F083GA01 , 5F083LA03 , 5F083LA04 , 5F083ZA12

引用特許：

出願人引用 (1件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平10-095778 出願人：三菱電機株式会社

審査官引用 (1件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平10-095778 出願人：三菱電機株式会社

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