特許
J-GLOBAL ID：200903049841806381

ブートストラップ回路、これを用いた平面表示装置

発明者：
木谷 正克

木谷 正克 について

, 
森田 哲生

森田 哲生 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-151453
公開番号（公開出願番号）：特開2003-344873
出願日： 2002年05月24日
公開日（公表日）： 2003年12月03日
要約：
【要約】【課題】 トランジスタの制御電極とこれに対向して配置される対向電極との間に寄生容量が形成されることを防止する。【解決手段】 トランジスタTr1のソース電極53をゲート電極51の位置まで延出する。この構成によって、対向電極14に対してゲート電極51の露出している部分がソース電極53で覆われるようなるので、ゲート電極51と対向電極14との間に寄生容量Ccomが形成されることを防止できる。
請求項（抜粋）：
トランジスタの制御電極と入力電極又は出力電極との間に容量が設けられたブートストラップ回路において、前記出力電極が前記制御電極の位置まで延出されたことを特徴とするブートストラップ回路。
IPC (12件)：
G02F 1/1368 ,  G02F 1/133 550 ,  G09F 9/30 330 ,  G09G 3/20 611 ,  G09G 3/20 621 ,  G09G 3/20 ,  G09G 3/20 622 ,  G09G 3/20 623 ,  G09G 3/20 624 ,  G09G 3/36 ,  H03K 19/0175 ,  H03K 19/094
FI (12件)：
G02F 1/1368 ,  G02F 1/133 550 ,  G09F 9/30 330 Z ,  G09G 3/20 611 J ,  G09G 3/20 621 L ,  G09G 3/20 621 M ,  G09G 3/20 622 E ,  G09G 3/20 623 H ,  G09G 3/20 624 B ,  G09G 3/36 ,  H03K 19/094 C ,  H03K 19/00 101 A
Fターム (68件)：
2H092GA59 ,  2H092JA25 ,  2H092JA29 ,  2H092JA46 ,  2H092JB13 ,  2H092JB32 ,  2H092JB35 ,  2H092JB38 ,  2H092JB58 ,  2H092KA04 ,  2H092MA12 ,  2H092MA35 ,  2H092MA37 ,  2H092NA25 ,  2H092NA29 ,  2H092NA30 ,  2H093NA16 ,  2H093NC34 ,  2H093NC90 ,  2H093ND12 ,  2H093ND36 ,  2H093ND48 ,  2H093ND55 ,  5C006AF46 ,  5C006AF50 ,  5C006BB16 ,  5C006BC03 ,  5C006BC11 ,  5C006BC20 ,  5C006BF03 ,  5C006BF46 ,  5C006EB05 ,  5C006FA18 ,  5C006FA21 ,  5C006FA37 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD03 ,  5C080DD08 ,  5C080DD09 ,  5C080DD25 ,  5C080DD28 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ06 ,  5C094AA21 ,  5C094AA53 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA09 ,  5C094EA05 ,  5C094FA01 ,  5J056AA05 ,  5J056BB05 ,  5J056CC18 ,  5J056CC21 ,  5J056DD12 ,  5J056DD28 ,  5J056DD52 ,  5J056FF01 ,  5J056FF08 ,  5J056GG13 ,  5J056KK01 ,  5J056KK02
引用特許：
審査官引用 (3件)

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