特許
J-GLOBAL ID：200903049847064077

半導体の検査装置

発明者：
石丸 敏之

石丸 敏之 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平8-150524
公開番号（公開出願番号）：特開平9-330965
出願日： 1996年06月12日
公開日（公表日）： 1997年12月22日
要約：
【要約】【課題】 シリコン基板に形成される重ね合わせ精度測定用パターンの計測結果のみから重ね合わせの良否を判定するのではなく、実際に形成されているターゲットレイヤの線幅、重ね合わせレイヤの線幅を考慮して重ね合わせの良否を判定し得る半導体の検査装置を提供すること。【解決手段】 電子顕微鏡で測定し転送されてきた各半導体チップのAl線2の線幅W<SB>1</SB> 、コンタクトホール4の線幅W<SB>2</SB> を記憶し、重ね合わせ精度測定機で重ね合わせ精度測定用パターン7を計測した時の重ね合わせ精度(P<SB>1</SB> -P<SB>2</SB> )から次式の余裕度αを求め、α={(W<SB>1</SB> /2)-(W<SB>2</SB> /2)}-(P<SB>1</SB> -P<SB>2</SB> )α≧0の場合は重ね合わせが良、α<0の場合は重ね合わせ不良と判定し、露光1ショットの領域12毎の余裕度αの大きさをCRTの画面上に四段の濃度の画像として表示する。
請求項（抜粋）：
多層構造の半導体の製造過程において、ターゲットレイヤ(第1プリント)と重ね合わせレイヤ(第2プリント)とを重ね合わせる場合の重ね合わせの検査装置が、重ね合わせ精度測定用パターンを計測して重ね合わせ精度を求める重ね合わせ精度測定手段と、あらかじめ測長された前記ターゲットレイヤの線幅および前記重ね合わせレイヤの線幅が入力されて記憶され、計測された前記重ね合わせ精度と、記憶された前記ターゲットレイヤの線幅及び前記重ね合わせレイヤの線幅とから重ね合わせの良否を判定する精度判定手段とからなることを特徴とする半導体の検査装置。
IPC (4件)：
H01L 21/66 ,  G01B 11/00 ,  G01B 11/02 ,  H01L 21/027
FI (4件)：
H01L 21/66 J ,  G01B 11/00 C ,  G01B 11/02 Z ,  H01L 21/30 502 V
引用特許：
審査官引用 (4件)
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