特許
J-GLOBAL ID：200903050057694087
データ取り込みクロック補正回路
発明者：
出願人/特許権者：
代理人 (1件)：
香取 孝雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-011477
公開番号（公開出願番号）：特開2005-210162
出願日： 2004年01月20日
公開日（公表日）： 2005年08月04日
要約：
【課題】データ取り込みクロックの位相を適宜補正するデータ取り込みクロック補正回路を提供。【解決手段】シフトレジスタ10-1〜10-6では受信データをサンプリングクロック102-1〜102-6に従って順次格納し、受信比較用レジスタ12では格納された信号をクロック104-1〜104-6に従って順次コピーし復調信号106として出力する。補正用シフトレジスタ28ではデータ122をクロック130に従って格納し、受信対象レジスタ14では格納されたデータを受信対象108として保持する。比較器16では復調信号106と受信対象108とを比較し、ビット加算器18では比較結果に基づいて不一致ビット数112を生成する。比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。【選択図】図1
請求項（抜粋）：
データ取り込みクロックの位相を補正するデータ取り込みクロック補正回路において、該回路は、
復調信号から再生された再生クロックと同じ周期を有し位相が互いに異なる複数のサンプリングクロックを生成し、該複数のサンプリングクロックの一つをデータ取り込みクロックとして選択するタイミング制御手段と、
該タイミング制御手段で生成された複数のサンプリングクロックに従って復調信号をサンプリングし、サンプリングした信号を該複数のサンプリングクロック毎に格納する複数のシフトレジスタからなるオーバーサンプリング手段と、
前記タイミング制御手段で選択されたデータ取り込みクロックに従って復調信号からデータを取り込んで出力するゲート手段と、
該ゲート手段から出力されるデータを受信対象として格納する受信対象格納手段と、
該受信対象格納手段に格納された受信対象と前記オーバーサンプリング手段の複数のシフトレジスタにそれぞれ格納されるデータとを順次比較して不一致ビット数を算出する不一致ビット数算出手段と、
該不一致ビット数算出手段で算出された不一致ビット数と予め定められている誤り許容ビット数を順次比較し、不一致ビット数が誤り許容ビット数より小さくなる期間を検出する比較手段とを含み、
前記タイミング制御手段は、前記不一致ビット数算出手段により算出された期間の中心位置を算出し、該中心位置に対応するサンプリングクロックを前記データ取り込みクロックとして選択することを特徴とするデータ取り込みクロック補正回路。
IPC (1件)：
FI (1件)：
Fターム (9件)：
5K047AA11
, 5K047AA16
, 5K047BB01
, 5K047GG29
, 5K047MM27
, 5K047MM38
, 5K047MM53
, 5K047MM60
, 5K047MM62
