特許
J-GLOBAL ID：200903050057859299
半導体記憶装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-082213
公開番号（公開出願番号）：特開平9-275151
出願日： 1996年04月04日
公開日（公表日）： 1997年10月21日
要約：
【要約】【課題】 多値出力レベル間の特性マージンを確保するにはある程度以上のチャネル幅が必要となり、セルトランジスタサイズの縮小には限界があるため、多値ROMの技術を生かした高集積化が十分に行えないという問題がある。【解決手段】 シリコン基板1表面に複数本配列に形成された溝部1aと、溝部1aと直交して複数本形成された第2導電型のソース拡散層16、ドレイン拡散層17と、溝部1aに挟まれたシリコン基板1上面部及び溝部1a側面部にゲート酸化膜2、9を介して、溝部1aに対して平行に形成されたゲート電極3、10とを有し、データ書き込みのための第1導電型不純物が溝部1aに挟まれたシリコン基板1上面部及び溝部1aの両側面のうちの所望の面に注入され、実効チャネル幅が3種類以上に設定された複数のトランジスタを備えている。
請求項（抜粋）：
電流駆動能力の異なる複数個のトランジスタを含むメモリセルを有する半導体記憶装置において、第1の導電型の半導体基板表面に複数本配列に形成された溝部と、上記溝部と直交して複数本形成された第2導電型のソース/ドレイン拡散層と、上記溝部に挟まれた上記半導体基板上面部及び上記溝部側面部にゲート酸化膜を介して、上記溝部に対して平行に形成されたゲート電極とを有し、データ書き込みのための第1導電型不純物が上記溝部に挟まれた上記半導体基板上面部及び上記溝部の両側面のうちの所望の面に注入され、実効チャネル幅が3種類以上に設定された上記電流駆動能力の異なる複数個のトランジスタを備えたことを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/8246
, H01L 27/112
, H01L 29/78
H01L 27/10 433
, H01L 29/78 301 G
